半导体器件和制造半导体器件的方法技术

本发明专利技术涉及半导体器件和制造半导体器件的方法。改进了半导体器件的特性。所述半导体器件包括衬底上的电压箝位层、沟道基底层、沟道层和势垒层。沟槽穿通势垒层延伸达沟道层的一定深度。栅电极设置在沟槽内的栅绝缘膜上。源电极和漏电极设置在栅电极的相应两侧上。延伸到电压箝位层的穿通孔内的联接部将电压箝位层电联接到源电极。包含受主能级比p型杂质的受主能级深的杂质的杂质区设置在穿通孔下方。电压箝位层减小诸如阈值电压和导通电阻的特性的变化。通过由于杂质区中的杂质导致的跳动导电来减小接触电阻。

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的、在2015年3月31日提交的日本专利申请No.2015-070738的公开的全部内容以引用方式并入本文中。
本专利技术涉及半导体器件。例如，本专利技术优选地用于包括氮化物半导体的半导体器件。
技术介绍
包括带隙比硅(Si)的带隙大的III-V化合物的半导体器件现在是所关注的主题。特别地，包括氮化镓(GaN)的MISFET的优点在于：1)高介电击穿场、2)高电子饱和速率、3)大导热率、4)在AlGaN和GaN之间形成优良的异质结、和5)无毒或安全的材料。例如，日本未经审查的专利申请公开No.2010-109086公开了一种常关型氮化物半导体元件，在该半导体元件中，p-GaN层经由接触塞电联接到源电极。
技术实现思路
本专利技术的专利技术人从事研究和开发包括氮化物半导体的这种半导体器件，并且积极研究了半导体器件特性的改进。通过这些研究，已发现，包括氮化物半导体的半导体器件的特性有改进的空间。根据本说明书和附图的描述，其它问题和新颖性的特征将变得清楚。如下，将简要概述本文公开的一些实施例中的典型实施例。本文中公开的一个实施例的一种半导体器件包括：被设置在衬底上方的电压箝位层和沟道层。所述半导体器件还包括：栅电极，其设置在沟道层上方；源电极和漏电极，其设置在所述栅电极的相应两侧上的所述沟道层上方。所述电压箝位层经由延伸到所述电压箝位层的穿通孔内的联接部联接到所述源电极。包含受主能级比所述电压箝位层中包含的p型杂质的受主能级深的杂质的杂质区被设置在所述穿通孔下方。缺陷区可设置在所述穿通孔下方。本文中公开的一个实施例中的一种制造半导体器件的方法包括以下步骤：在衬底上方，形成电压箝位层、沟道层和栅电极；在所述栅电极的相应两侧上的沟道层上方，形成源电极和漏电极。所述方法包括以下步骤：形成穿通孔，所述穿通孔穿通所述沟道层或被设置在所述沟道层中的器件隔离区而延伸到所述电压箝位层；在所述穿通孔下方，形成杂质区；通过用导电膜填充所述穿通孔的内部，形成联接部。所述联接部将所述源电极联接到所述电压箝位层。在形成所述杂质区的步骤中，通过将受主能级比所述电压箝位层中包含的p型杂质的受主能级深的杂质注入所述穿通孔下方的一部分中，来形成所述杂质区。根据本文中公开的典型实施例中的每个中描述的半导体器件，可改进半导体器件的特性。根据本文中公开的典型实施例中的每个中描述的制造半导体器件的方法，可制造具有优良特性的半导体器件。附图说明图1是示意性示出第一实施例的半导体器件的构造的剖视图。图2是示出第一实施例的半导体器件的构造的平面图。图3是示出第一实施例的半导体器件的构造的剖视图。图4是示出第一实施例的半导体器件的构造的剖视图。图5是示出第一实施例的半导体器件的制造过程的剖视图。图6是示出第一实施例的半导体器件的制造过程的剖视图，示出图5之后的步骤。图7是示出第一实施例的半导体器件的制造过程的剖视图。图8是示出第一实施例的半导体器件的制造过程的平面图。图9是示出第一实施例的半导体器件的制造过程的剖视图，示出图6之后的步骤。图10是示出第一实施例的半导体器件的制造过程的剖视图，示出图7之后的步骤。图11是示出第一实施例的半导体器件的制造过程的平面图。图12是示出第一实施例的半导体器件的制造过程的剖视图，示出图9之后的步骤。图13是示出第一实施例的半导体器件的制造过程的剖视图，示出图10之后的步骤。图14是示出第一实施例的半导体器件的制造过程的平面图。图15是示出第一实施例的半导体器件的制造过程的剖视图，示出图12之后的步骤。图16是示出第一实施例的半导体器件的制造过程的剖视图，示出图13之后的步骤。图17是示出第一实施例的半导体器件的制造过程的剖视图，示出图15之后的步骤。图18是示出第一实施例的半导体器件的制造过程的剖视图，示出图16之后的步骤。图19是示出第一实施例的半导体器件的制造过程的剖视图，示出图18之后的步骤。图20是示出第一实施例的半导体器件的制造过程的平面图。图21是示出第一实施例的半导体器件的制造过程的剖视图，示出图17之后的步骤。图22是示出第一实施例的半导体器件的制造过程的剖视图，示出
图21之后的步骤。图23是示出第一实施例的半导体器件的制造过程的剖视图，示出图19之后的步骤。图24是示出第一实施例的半导体器件的制造过程的平面图。图25A至图25C是示出穿通孔基底部附近的能带结构和各种元素的受主能级的示图。图26是示意性示出第二实施例的半导体器件的构造的剖视图。图27是示出第二实施例的半导体器件的构造的平面图。图28是示出第二实施例的半导体器件的构造的剖视图。图29是示出第二实施例的半导体器件的制造过程的剖视图。图30是示出第二实施例的半导体器件的制造过程的剖视图，示出图29之后的步骤。图31是示出第二实施例的半导体器件的制造过程的剖视图，示出图30之后的步骤。图32是示出第二实施例的半导体器件的制造过程的剖视图，示出图31之后的步骤。图33是示出第二实施例的半导体器件的制造过程的剖视图，示出图32之后的步骤。图34是示出第二实施例的半导体器件的制造过程的剖视图，示出图33之后的步骤。图35是示意性示出第三实施例的半导体器件的构造的剖视图。图36是示出第三实施例的半导体器件的构造的平面图。图37是示出第三实施例的半导体器件的构造的剖视图。图38是示出第三实施例的半导体器件的构造的剖视图。图39是示出第三实施例的半导体器件的制造过程的剖视图。图40是示出第三实施例的半导体器件的制造过程的剖视图。图41是示意性示出第四实施例的半导体器件的构造的剖视图。图42是示出第四实施例的半导体器件的构造的平面图。图43是示出第四实施例的半导体器件的构造的剖视图。图44是示出第四实施例的半导体器件的制造过程的剖视图。图45是示意性示出第五实施例的半导体器件的构造的剖视图。图46是示出第五实施例的半导体器件的构造的平面图。图47是示出第五实施例的半导体器件的构造的剖视图。图48是示出第五实施例的半导体器件的构造的剖视图。图49是示出第五实施例的半导体器件的制造过程的剖视图。图50是示出第五实施例的半导体器件的制造过程的剖视图，示出图49之后的步骤。图51是示出第五实施例的半导体器件的制造过程的剖视图。图52是示出第五实施例的半导体器件的制造过程的剖视图，示出图50之后的步骤。图53是示出第五实施例的半导体器件的制造过程的剖视图，示出图50之后的步骤。图54是示出第五实施例的半导体器件的制造过程的剖视图，示出图53之后的步骤。图55是示出第五实施例的半导体器件的制造过程的剖视图，示出图52之后的步骤。图56是示意性示出第六实施例的半导体器件的构造的剖视图。图57是示出第六实施例的半导体器件的构造的平面图。图58是示出第六实施例的半导体器件的构造的剖视图。图59是示出第六实施例的半导体器件的制造过程的剖视图。图60是示出第六实施例的半导体器件的制造过程的剖视图，示出图59之后的步骤。图61是示出第六实施例的半导体器件的制造过程的剖视图，示出图60之后的步骤。图62是示出第六实施例的半导体器件的制造过程的剖视图，示出图61之后的步骤。图63是示出第六实施例的半导体器件的制造过程的剖视图，示出图62之后本文档来自技高网...

【技术保护点】
一种半导体器件，所述半导体器件包括：衬底；第一氮化物半导体层，其被设置在所述衬底上方；第二氮化物半导体层，其被设置在所述第一氮化物半导体层上方；栅电极，其被设置在所述第二氮化物半导体层上方；第一电极和第二电极，其被设置在所述栅电极的相应两侧上的所述第二氮化物半导体层上方；联接部，其将所述第一电极与所述第一氮化物半导体层联接；以及杂质区，其被设置在所述联接部和所述第一氮化物半导体层之间，其中，所述第一氮化物半导体层包含p型杂质，以及其中，所述杂质区包含这样的杂质，该杂质具有的受主能级比所述p型杂质的受主能级深。

【技术特征摘要】
2015.03.31 JP 2015-0707381.一种半导体器件，所述半导体器件包括：衬底；第一氮化物半导体层，其被设置在所述衬底上方；第二氮化物半导体层，其被设置在所述第一氮化物半导体层上方；栅电极，其被设置在所述第二氮化物半导体层上方；第一电极和第二电极，其被设置在所述栅电极的相应两侧上的所述第二氮化物半导体层上方；联接部，其将所述第一电极与所述第一氮化物半导体层联接；以及杂质区，其被设置在所述联接部和所述第一氮化物半导体层之间，其中，所述第一氮化物半导体层包含p型杂质，以及其中，所述杂质区包含这样的杂质，该杂质具有的受主能级比所述p型杂质的受主能级深。2.根据权利要求1所述的半导体器件，其中，具有深的受主能级的所述杂质包括Zn、Cd、Be和C中的至少一种。3.根据权利要求1所述的半导体器件，其中，所述杂质区被设置在所述第一氮化物半导体层的表面部的整个区域中。4.根据权利要求1所述的半导体器件，所述半导体器件还包括被设置在所述第二氮化物半导体层上方的第三氮化物半导体层。5.根据权利要求4所述的半导体器件，其中，所述第三氮化物半导体层的电子亲和能小于所述第二氮化物半导体层的电子亲和能。6.根据权利要求5所述的半导体器件，所述半导体器件还包括被设置在所述第一氮化物半导体层和所述第二氮化物半导体层之间的第
\t四氮化物半导体层。7.根据权利要求6所述的半导体器件，其中，所述第四氮化物半导体层的电子亲和能小于所述第二氮化物半导体层的电子亲和能。8.根据权利要求1所述的半导体器件，其中，所述衬底具有第一区和第二区，其中，所述栅电极、所述第一电极和所述第二电极被设置在所述第一区中，其中，所述第二区是被设置在所述第二氮化物半导体层中的器件隔离区，以及其中，所述联接部被设置在穿通所述器件隔离区而延伸到所述第一氮化物半导体层的穿通孔的内部中。9.根据权利要求8所述的半导体器件，其中，将与所述第一电极电联接的第一端子部被设置在所述联接部上方。10.根据权利要求8所述的半导体器件，其中，所述穿通孔的底部位于所述杂质区的表面上或者位于所述杂质区的一定深度处。11.根据权利要求1所述的半导体器件，其中，所述衬底具有第一区和第二区，其中，所述栅电极、所述第一电极和所述第二电极被设置在所述第一区中，其中，所述第二区是被设置在所述第二氮化物半导体层中的器件隔离区，以及其中，所述联接部被设置在穿通所述第二氮化物半导体层而延伸到所述第一氮化物半导体层的穿通孔的内部中。12.根据权利要求11所述的半导体器件，其中，所述第一电极被
\t设置在所述联接部上方。13.根据权利要求4所述的半导体器件，所述半导体器件还包括沟槽，所述沟槽穿通所述第三氮化物半导体层而延伸达所述第二氮化物半导体层的一定深度，其中，所述栅电极通过栅绝缘膜而被设置在所述沟槽内。14.根据权利要求4所述的半导体器件，所述半导体器件还包括在所述第三氮化物半导体层上方的第五氮化物半导体层，其中，所述栅电极被设置在所述第三氮化物半导体层上方，并且使所述第五氮化物半导体层位于所述栅电极和所述第三氮化物半导体层之间，以及其中，所述第五氮化物半导体层的电子亲和能大于所述第三氮化物半导体层的电子亲和能。15.一种半导体器件，所述半导体器件包括：衬底；第一氮化物半导体层，其被设置在...

【专利技术属性】
技术研发人员：中山达峰，宫本广信，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP