高压驱动电路的防贯通电路制造技术

本发明专利技术公开一种高压驱动电路的防贯通电路。该防贯通电路包括第一反相器、第二反相器、第一延时电路、第二延时电路、第一或非门和第二或非门；第一反相器对上桥控制信号进行反相处理形成第一反相信号并输出；第一延时电路对上桥控制信号进行延时处理形成第一延时信号并输出；第二反相器对下桥控制信号进行反相处理形成第二反相信号并输出；第二延时电路对下桥控制信号进行延时处理形成的第二延时信号并输出；第一或非门对第一反相信号和第二延时信号进行或非处理形成上桥驱动信号并输出；第二或非门对第二反相信号和第一延时信号进行或非处理形成下桥驱动信号并输出。防贯通电路结构简单、占用面积小，可防止同一桥臂上的上下两个功率管同时导通。

【技术实现步骤摘要】

本专利技术涉及高压驱动电路领域，尤其涉及一种高压驱动电路的防贯通电路。
技术介绍
高压集成电路(HVIC)是一种带各种保护电路、低压控制电路、高压功率器件等功能的栅极驱动电路，它将电力电子与半导体技术结合，显著提高了整机的集成度和稳定性，具有集成密度高、体积小、速度快、功耗低等优点，逐渐取代传统的分立器件，越来越多的被应用在MOSFET(Metal-Oxide-Semiconductor or Field-Effect Transistor，金属-氧化层-半导体-场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的驱动领域。在驱动MOSFET、IGBT工作时，若同一桥臂上的MOSFET、IGBT的上桥驱动信号和下桥驱动信号同时为高电平时；或者元器件本身结电容的存在；均会使被高压驱动电路所驱动的同一桥臂上的上下两个功率管(可以为MOSFET或IGBT)同时导通，从而导致该桥臂短路，此时通路的电流变化率及峰值电流都会很大，极容易损坏MOSFET、IGBT。
技术实现思路
本专利技术要解决的技术问题在于，针对现有高压驱动电路中同一桥臂上的上下两个功率管同时导通而易对功率管造成损坏的问题，提供一种高压驱动电路的防贯通电路。本专利技术解决其技术问题所采用的技术方案是：一种高压驱动电路的防贯通电路，包括第一反相器、第二反相器、第一延时电路、第二延时电路、第一或非门和第二或非门；所述第一反相器，与上桥控制信号输入端和所述第一或非门相连，用于对所述上桥控制信号输入端输入的上桥控制信号进行反相处理，形成第一反相信号并输出至所述第一或非门；所述第一延时电路，与所述上桥控制信号输入端和所述第二或非门相连，用于对所述上桥控制信号进行延时处理，形成第一延时信号并输出至所述第二或非门；所述第二反相器，与下桥控制信号输入端和所述第二或非门相连，用于对所述下桥控制信号输入端输入的下桥控制信号进行反相处理，形成第二反相信号并输出至所述第二或非门；所述第二延时电路，与所述下桥控制信号输入端和所述第一或非门相连，用于对所述下桥控制信号进行延时处理，形成的第二延时信号并输出至所述第一或非门；所述第一或非门，用于对所述第一反相信号和所述第二延时信号进行或非处理，以形成上桥驱动信号并通过上桥驱动信号输出端输出；所述第二或非门，用于对所述第二反相信号和所述第一延时信号进行或非处理，以形成下桥驱动信号并通过下桥驱动信号输出端输出。优选地，所述第一延时电路和所述第二延时电路均包括延时PMOS管、延
时NMOS管、延时电容、延时电阻和第三反相器；所述延时PMOS管的栅极接延时输入端，漏极通过所述延时电阻与所述延时NMOS管的漏极相连，源极接电源端；所述延时NMOS管的栅极接所述延时输入端、漏极与所述延时电阻和所述第三反相器的反相器输入端相连，源极接地；所述延时电路一端接地，另一端连接在所述延时电阻和所述延时NMOS管的漏极与所述第三反相器的反相器输入端之间；所述第三反相器的反相器输出端为延时输出端。优选地，所述延时电阻是可调电阻。优选地，所述第一延时电路和所述第二延时电路包括延时PMOS管、延时NMOS管、延时电容、恒流电路和第三反相器；所述延时PMOS管的栅极接延时输入端，漏极与所述延时NMOS管的漏极和所述第三反相器的反相器输入端相连，源极与所述恒流电路相连；所述延时NMOS管的栅极接延时输入端，漏极与所述延时PMOS管的漏极和所述第三反相器的反相输入端，源极接地；所述延时电容一端接地，另一端连接在所述延时PMOS管和所述延时NMOS管的漏极和所述第三反相器的反相输入端之间；所述恒流电路连接在所述延时PMOS管与所述电源端之间；所述第三反相器的反相器输出端为延时输出端。优选地，所述恒流电路包括第一恒流PMOS管和第二恒流PMOS管；所述第一恒流PMOS管的栅极接所述第二恒流PMOS管的的栅极和漏极，源极接电源端，漏极接延时PMOS管的源极；所述第二恒流PMOS管的栅极接所述第一恒流PMOS管的栅极和所述第二PMOS管的漏极，源极接电源端，漏极接外部
恒定电流源。优选地，所述第三反相器包括反相PMOS管和反相NMOS管；所述反相PMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接电源端；所述反相NMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接地。优选地，所述第一反相器和所述第二反相器均包括反相PMOS管和反相NMOS管；所述反相PMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接电源端；所述反相NMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接地。优选地，所述第一或非门和所述第二或非门均包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；所述第一PMOS管的栅极接第一或非门输入端，源极接电源端，漏极与所述第二PMOS管的源极相连；所述第一NMOS管的栅极接所述第一或非门输入端，源极接地，漏极接或非门输出端；所述第二PMOS管的栅极接第二或非门输入端，漏极接所述或非门输出端；所述第二NMOS管的栅极接第二或非门输入端，源极接地，漏极接所述或非门输出端。本专利技术与现有技术相比具有如下优点：本专利技术所提供的高压驱动电路的防贯通电路中，上桥控制信号分别经第一反相器和第一延时电路处理，以形成第一反相信号和第一延时信号；下桥控制信号分别经第二反相器和第二延时电路处理，以形成第二反相信号和第二延时信号；第一或非门对第一反相信号和第二延时信号进行或非处理以形成上桥驱动信号并输出，第二或非门对第二反相信号和第一延时信号进行或非处理以形成下桥驱动信号并输出。该高压驱动电路的防贯通电路结构简单、占用面积小，且可防止同一桥臂上的上下两个功率管同时导通，以保护高压驱动电路的目的。附图说明下面将结合附图及实施例对本专利技术作进一步说明，附图中：图1是本专利技术一实施例中高压驱动电路的防贯通电路的电路图。图2是本专利技术一实施例中高压驱动电路的防贯通电路的第一延时电路和第二延时电路的一电路图。图3是本专利技术一实施例中高压驱动电路的防贯通电路的第一延时电路和第二延时电路的另一电路图。图4是图3中第一延时电路和第二延时电路的一波形图。图5是本专利技术一实施例中高压驱动电路的防贯通电路的第一反相器、第二反相器和第三反相器的电路图。图6是本专利技术一实施例中高压驱动电路的防贯通电路的第一或非门和第二或非门的电路图。图7是图1所示高压驱动电路的防贯通电路的一波形图。图8是图1所示高压驱动电路的防贯通电路的另一波形图。图9是图1所示高压驱动电路的防贯通电路的另一波形图。具体实施方式为了对本专利技术的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本专利技术的具体实施方式。图1示出本实施例中的一种高压驱动电路的防贯通电路。该高压驱动电路的防贯通电路包括第一反相器U1、第二反相器U5、第一延时电路U3、第二延时电路U4、第一或非门U2和第二或非门U6。如图1所示，第一反相器U1与上桥控制信号输入端和第一或非门U2相
连，用于对上桥控制信号输入端输入的上桥控制信号HIN进行反相处理，形成第一反相信号110并输出至第一或非门U2。第二反相器U5与下桥控制信号输入端和第二或非门U6相连，用本文档来自技高网...

【技术保护点】
一种高压驱动电路的防贯通电路，其特征在于，包括第一反相器、第二反相器、第一延时电路、第二延时电路、第一或非门和第二或非门；所述第一反相器，与上桥控制信号输入端和所述第一或非门相连，用于对所述上桥控制信号输入端输入的上桥控制信号进行反相处理，形成第一反相信号并输出至所述第一或非门；所述第一延时电路，与所述上桥控制信号输入端和所述第二或非门相连，用于对所述上桥控制信号进行延时处理，形成第一延时信号并输出至所述第二或非门；所述第二反相器，与下桥控制信号输入端和所述第二或非门相连，用于对所述下桥控制信号输入端输入的下桥控制信号进行反相处理，形成第二反相信号并输出至所述第二或非门；所述第二延时电路，与所述下桥控制信号输入端和所述第一或非门相连，用于对所述下桥控制信号进行延时处理，形成的第二延时信号并输出至所述第一或非门；所述第一或非门，用于对所述第一反相信号和所述第二延时信号进行或非处理，以形成上桥驱动信号并通过上桥驱动信号输出端输出；所述第二或非门，用于对所述第二反相信号和所述第一延时信号进行或非处理，以形成下桥驱动信号并通过下桥驱动信号输出端输出。

【技术特征摘要】
1.一种高压驱动电路的防贯通电路，其特征在于，包括第一反相器、第二反相器、第一延时电路、第二延时电路、第一或非门和第二或非门；所述第一反相器，与上桥控制信号输入端和所述第一或非门相连，用于对所述上桥控制信号输入端输入的上桥控制信号进行反相处理，形成第一反相信号并输出至所述第一或非门；所述第一延时电路，与所述上桥控制信号输入端和所述第二或非门相连，用于对所述上桥控制信号进行延时处理，形成第一延时信号并输出至所述第二或非门；所述第二反相器，与下桥控制信号输入端和所述第二或非门相连，用于对所述下桥控制信号输入端输入的下桥控制信号进行反相处理，形成第二反相信号并输出至所述第二或非门；所述第二延时电路，与所述下桥控制信号输入端和所述第一或非门相连，用于对所述下桥控制信号进行延时处理，形成的第二延时信号并输出至所述第一或非门；所述第一或非门，用于对所述第一反相信号和所述第二延时信号进行或非处理，以形成上桥驱动信号并通过上桥驱动信号输出端输出；所述第二或非门，用于对所述第二反相信号和所述第一延时信号进行或非处理，以形成下桥驱动信号并通过下桥驱动信号输出端输出。2.根据权利要求1所述的高压驱动电路的防贯通电路，其特征在于，所述第一延时电路和所述第二延时电路均包括延时PMOS管、延时NMOS管、延时电容、延时电阻和第三反相器；所述延时PMOS管的栅极接延时输入端，漏极通过所述延时电阻与所述延时NMOS管的漏极相连，源极接电源端；所述延时NMOS管的栅极接所述延时输入端、漏极与所述延时电阻和所述第三反相器的反相器输入端相连，源极接地；所述延时电路一端接地，另一端连接在所述延时电阻和所述延时NMOS管的漏极与所述第三反相器的反相器输入端之间；所述第三反相器的反相器输出端为延时输出端。3.根据权利要求2所述的高压驱动电路的防贯通电路，其特征在于，所述延时电阻是可调电阻。4.根据权利要求1所述的高压驱动电路的防贯通电路，其特征在于，所述第一延时电路和所述第二延时电路包括延时PMOS管、延时NMOS管、延时电容、恒流电路和第三反相器；所述延时PMOS管的栅极接延时输入端，漏极与...

【专利技术属性】
技术研发人员：高舰艇，高存旗，刘杰，
申请(专利权)人：深圳芯能半导体技术有限公司，
类型：发明
国别省市：广东;44