本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有NMOS区和PMOS区的半导体衬底，在半导体衬底上形成有伪栅极结构；在半导体衬底上形成层间介电层，以填充伪栅极结构之间的间隙；去除位于PMOS区的牺牲栅电极层，并沉积第一金属栅极材料层；去除位于NMOS区的牺牲栅电极层，对得到的栅沟槽实施蚀刻后处理；沉积第二金属栅极材料层，以完全填充所述栅沟槽。根据本发明专利技术，对所述栅沟槽实施在四氟化碳、四氟化碳和氧气的混合物、一氧化碳或者氨气的氛围下进行的蚀刻后处理，可以减轻后续形成位于NMOS区的金属栅极结构时对位于PMOS区的第一功函数设定金属层和第一金属栅极材料层的损伤。
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅工艺。对于具有较小数值的工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunction metal layer)、阻挡层(barrier layer)和浸润层(wetting layer)；最后进行金属栅(通常为铝)的填充。位于PMOS区的牺牲栅电极层和位于NMOS区的牺牲栅电极层通常分别去除以在PMOS区和NMOS区形成具有不同功函数的功函数金属层，如果先去除位于PMOS区的牺牲栅电极层并在留下的沟槽内形成金属栅极结构，再去除位于NMOS区的牺牲栅电极层并沉积功函数金属层和金属栅极材料层之后，实施化学机械研磨的研磨液会对位于PMOS区的另一功函数金属层造成损伤，此外，去除位于NMOS区的牺牲栅电极层时使用的等离子体会对位于PMOS区的金属栅造成损伤，从而导致器件良率的降低。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，
包括：a)提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有伪栅极结构；b)在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；c)去除位于所述PMOS区的伪栅极结构中的牺牲栅电极层，并沉积第一金属栅极材料层；d)去除位于所述NMOS区的伪栅极结构中的牺牲栅电极层，对得到的栅沟槽实施蚀刻后处理；e)沉积第二金属栅极材料层，以完全填充所述栅沟槽。在一个示例中，所述蚀刻后处理在四氟化碳、四氟化碳和氧气的混合物、一氧化碳或者氨气的氛围下进行。在一个示例中，实施所述步骤d)中的去除包括：在所述半导体衬底上依次形成硬掩膜层和图案化的光刻胶层；以所述光刻胶层为掩膜，去除位于所述NMOS区的硬掩膜层；去除位于所述NMOS区的伪栅极结构中的牺牲栅电极层；采用灰化工艺去除所述光刻胶层。在一个示例中，依次实施主蚀刻和过蚀刻完成对位于所述NMOS区的硬掩膜层的去除，所述主蚀刻采用以氯气为主体的蚀刻气体，所述过蚀刻采用以四氟化碳为主体的蚀刻气体。在一个示例中，实施所述过蚀刻时通入氧气可以减轻蚀刻过程对所述层间介电层的损耗。在一个示例中，依次实施另一主蚀刻和另一过蚀刻完成对位于所述NMOS区的伪栅极结构中的牺牲栅电极层的去除，所述另一主蚀刻采用以溴化氢为主体的脉冲等离子体，所述过蚀刻采用以氢气为主体的脉冲等离子体。在一个示例中，所述硬掩膜层的材料为氮化钛，所述牺牲栅电极层的材料为多晶硅、氮化硅或无定型碳。在一个示例中，形成所述层间介电层之前，还包括在所述半导体衬底上形成接触孔蚀刻停止层的步骤，所述接触孔蚀刻停止层覆盖所述伪栅极结构。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，在过蚀刻所述硬掩膜层时通入氧气，去除位于所述NMOS区的伪栅极结构中的牺牲栅电极层后对形成的所述栅沟槽实施所述在四氟化碳、四氟化碳和氧气的混合物、一氧化碳或者氨气的氛围下进行的蚀刻后处理，可以减轻后续形成位于所述NMOS区的金属栅极结构时对位于所述PMOS区的第一功函数设定金属层和第一金属栅极材料层的损伤。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1E为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的半导体器件及其制造方法、电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例一]参照图1A-图1E，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的晶体管区，作为示例，在本实施例中，隔离结构101将半导体衬底100分为PMOS区和NMOS区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括依次层叠的高k介电层102a、覆盖层102b和牺牲栅电极层102c。高k介电层102a的k值(介电常数)通常为3.9以上，其构成材料可以为氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。覆盖层102b可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层102a中的扩散，其构成材料可包括氮化钛和氮化钽。牺牲栅电极层102c的材料可包括多晶硅、氮化硅和无定型碳。作为另一个示例，在高k介电层102a和半导体衬底100之间还形成有界面层，为了简化，图示中予以省略。界面层可以改善高k介电层102a与半导体衬底100之间的界面特性，其构成材料可包括硅氧化物(SiOx)。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，采用化学气相沉积工艺形成高k介电层102a和牺牲栅电极层102c，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层102b。此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。在侧壁结构10本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，包括：a)提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有伪栅极结构；b)在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；c)去除位于所述PMOS区的伪栅极结构中的牺牲栅电极层，并沉积第一金属栅极材料层；d)去除位于所述NMOS区的伪栅极结构中的牺牲栅电极层，对得到的栅沟槽实施蚀刻后处理；e)沉积第二金属栅极材料层，以完全填充所述栅沟槽。
【技术特征摘要】
1.一种半导体器件的制造方法，包括：a)提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有伪栅极结构；b)在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；c)去除位于所述PMOS区的伪栅极结构中的牺牲栅电极层，并沉积第一金属栅极材料层；d)去除位于所述NMOS区的伪栅极结构中的牺牲栅电极层，对得到的栅沟槽实施蚀刻后处理；e)沉积第二金属栅极材料层，以完全填充所述栅沟槽。2.根据权利要求1所述的方法，其特征在于，所述蚀刻后处理在四氟化碳、四氟化碳和氧气的混合物、一氧化碳或者氨气的氛围下进行。3.根据权利要求1所述的方法，其特征在于，实施所述步骤d)中的去除包括：在所述半导体衬底上依次形成硬掩膜层和图案化的光刻胶层；以所述光刻胶层为掩膜，去除位于所述NMOS区的硬掩膜层；去除位于所述NMOS区的伪栅极结构中的牺牲栅电极层；采用灰化工艺去除所述光刻胶层。4.根据权利要求3所述的方法，其特征在于，依次实施主蚀刻和过蚀刻完...
【专利技术属性】
技术研发人员：张海洋，纪世良，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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