半导体器件制造技术

本发明专利技术涉及一种半导体器件。非易失性存储器的解码电路中的电平移位器的数量减少。半导体器件由电可重写非易失性存储器单元阵列和解码电路构成，解码电路产生用于存储器栅极线即字线的驱动器的选择信号。解码电路包括在预解码之后将信号升压的电平移位器。通过解码被逻辑运算电路中的电平移位器升压的预解码信号，产生选择信号。在各电平移位器的前一级中，设置用于根据操作模式将预解码信号的逻辑电平反转的逻辑门。当解码升压后的预解码信号时，逻辑运算电路根据操作模式执行不同的逻辑运算。

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的、于2015年1月29日提交的日本专利申请No.2015-015616的公开的全部内容以引用方式并入本文中。
本专利技术涉及半导体器件，并且被例如合适地用于设置有非易失性存储器的半导体器件。
技术介绍
在非易失性存储器中，在写入和擦除数据的过程中，向字线(或存储器栅极线)施加高电压。因此，当解码低电压系统的地址信号并且将它供应到字线时，必须将经解码信号的电平从低电压转换成高电压。例如，日本未经审查的专利申请公开No.2011-165269(专利文献1)就在与耦合到各存储器栅极线的驱动器的栅极控制信号的输入节点之前设置电平移位器。尽管未示出，但还在耦合到各存储器栅极线的驱动器的电源信号的输入节点之前设置电平移位器。在这种情况下，电平移位器被设置成与字线驱动器的栅极控制信号的数量和电源线的数量一样多。(专利文献1)日本未经审查的专利申请公开No.2011-165269
技术实现思路
电平移位器通常需要大布局面积；因此，期望为了减小电路占用面积而尽可能多地减少电平移位器的数量。作为解决方案之一，可以
考虑以下方法：在解码之前对低电压信号执行电平转换并且过在电平转换之后的高电压地址信号的逻辑运算执行解码。然而，在非易失性存储器中，除了正的高电压信号之外，还需要将负的高电压信号用作将要供应到字线(或存储器栅极线)的信号。因此，在非易失性存储器的解码电路中，不可以采用与只使用正的高电压信号的单个电源系统中采用的逻辑运算电路相同的逻辑运算电路。根据本说明书的描述和附图，本专利技术的其它问题和新特征将变得清楚。根据一个实施例的半导体器件由电可重写非易失性存储器单元阵列和解码电路构成，解码电路产生用于选择字线驱动器的选择信号。解码电路包括在预解码之后将信号升压的电平移位器。在逻辑运算电路中解码被电平移位器升压的预解码信号，以产生选择信号。在各电平移位器的前一级中，设置逻辑门，以根据操作模式将预解码信号的逻辑电平反转。当解码升压后的预解码信号时，逻辑运算电路执行根据操作模式的不同逻辑运算。根据上述实施例，可以减少非易失性存储器的解码电路中的电平移位器的数量。附图说明图1是示出根据实施例1的半导体器件的构造的框图；图2A和图2B是示出图1中示出的闪存存储器模块中采用的存储器单元的构造和操作的图；图3是示出图1中示出的闪存存储器模块的构造的框图；图4A和图4B是示出图3中示出的MG驱动器的具体构造的示例的电路图；图5是示出图3中示出的高电压解码电路的MG解码器单元的构造的框图；图6是示出图5中示出的MG解码器单元的MGP/MGN解码器的构造的框图；图7是示出MGG解码器的电路构造的示例的框图；图8是示出供应到图5中示出的MG解码器单元中的高电压系统的电路的电源电位的示例的表格形式的图；图9是示出图5中示出的电平移位器的构造的示例的电路图；图10是示出图5中示出的高电压与(AND)电路的构造的示例的电路图；图11是示出图5中示出的异或(EXOR)门的构造的示例的电路图；图12是示出图5中示出的高电压逻辑电路的构造的示例的电路图；图13是在进行写入的过程中的选择/未选择的存储器单元的偏置状态的示意图；图14是在进行写入的过程中与图5中示出的MGBP解码器相关的信号的时序图；图15是在进行写入的过程中与图5中示出的MGBN解码器相关的信号的时序图；图16是在进行写入的过程中与图7中示出的MGG解码器相关的信号的时序图；图17是在进行擦除的过程中的选择/未选择的存储器单元的偏置状态的示意图；图18是在进行擦除的过程中与图5中示出的MGBP解码器相关的信号的时序图；图19是在进行擦除的过程中与图5中示出的MGBN驱动器相关的信号的时序图；图20是在进行擦除的过程中与图7中示出的MGG解码器相关的信号的时序图；图21是示出根据实施例2的半导体器件中的高电压逻辑电路的构造的图；图22是示出图12中示出的高电压逻辑电路的各部分的电压变化的示例的时序图；以及图23是示出图21中示出的高电压逻辑电路的各部分的电压变化的示例的时序图。具体实施方式下文中，将参照附图详细描述各实施例。下面，相同或对应的元件附带相同的符号或参考标号并且省略对其的重复说明。<实施例1>[半导体器件的整个构造]图1是示出根据实施例1的半导体器件的构造的框图。图1示出作为半导体器件示例的微控制器单元(MCU)1的构造。参照图1，例如，通过采用CMOS(互补型金属氧化物半导体)集成电路制造技术，在诸如单晶硅的一个半导体芯片中形成微控制器单元1。如图1中所示，微控制器单元1包括中央处理单元(CPU)2、随机存取存储器(RAM)5和闪存存储器模块(FMDL)6。中央处理单元2包括指令控制部和执行部，并且执行指令。随机存取存储器5用作中央处理单元2的工作空间。闪存存储器模块6被设置为用于存储数据和程序的非易失性存储器模块。微控制器单元1还包括直接存储器访问控制器(DMAC)3、总线接口电路(BIF)4、闪存定序器(FSQC)7、外部I/O端口(PRT)8和9、定时器(TMR)10、时钟脉冲发生器(CPG)11、高速总线(HBUS)12和外围总线(PBUS)13。总线接口电路4执行高速总线12和外围总线13之间的总线接口
控制或总线桥控制。闪存定序器7对闪存存储器模块(FMDL)6执行命令访问控制。时钟脉冲发生器11形成用于控制微控制器单元1的内部时钟CLK。尽管不受特别限制，但在图1的情况下微控制器单元1的总线架构具有高速总线(HBUS)12和外围总线(PBUS)13。尽管不受特别限制，但高速总线12和外围总线13中的每一个具有数据总线、地址总线和控制总线。通过提供高速总线12和外围总线13这两个总线，相比于所有电路耦合到公共总线的情况，可以减轻总线负担并且保障高速访问操作。中央处理单元2、直接存储器访问控制器3、总线接口电路4、随机存取存储器5和闪存存储器模块6耦合到高速总线12。闪存定序器7、外部I/O端口8和9、定时器10和时钟脉冲发生器11耦合到外围总线13。微计算机1还包括：时钟端子XTAL/EXTAL，其耦合振荡器或被供应外部时钟；外部硬件待机端子STB，其用于指示待机状态；外部重置端子RES，其用于指示重置；外部电力端子VCC；外部接地端子VSS。在图1中，使用不同的CAD工具设计作为逻辑电路的闪存定序器7和形成为阵列的闪存存储器模块6。因此，为了方便起见，它们被示出为单独的电路块。然而，它们组合地构成闪存存储器16。闪存存储器模块6经由只读高速访问端口(HACSP)15耦合到高速总线(HBUS)12。CPU 2或DMAC 3可经由高速访问端口15从高速总线12读取访问闪存存储器模块6。当CPU 2或DMAC 3写入访问并且初始化闪存存储器模块6时，它们通过以总线接口电路4为媒介经由外围总线(PBUS)13向闪存定序器7发出命令。响应于这个命令，
闪存定序器7从外围总线PBUS经由低速访问端口(LACSP)对闪存存储器模块执行初始化和写入操作的控制。[存储器单元的构造示例和操作]图2A和图2B示出图1中示出的闪存存储器模块6中采用的存储器单元的构造和操作。在本实施例中，说本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储器阵列，所述存储器阵列设置有被布置成矩阵的电可重写非易失性存储器单元；驱动器电路，所述驱动器电路可操作以驱动每一个均与所述存储器阵列的行对应的多条字线；以及解码电路，所述解码电路可操作以产生多个选择信号，用于基于多个预解码信号来选择所述字线中的每一条，并且可操作以向所述驱动器电路供应产生的选择信号，其中，所述解码电路包括：多个第一逻辑门，所述多个第一逻辑门每一个均可操作以根据操作模式反转对应的预解码信号的逻辑电平；多个第一电平移位器，所述多个第一电平移位器每一个均可操作以将对应的预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及多个第一逻辑电路，所述多个第一逻辑电路可操作以通过执行从所述第一电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，来产生所述选择信号，并且其中，所述第一逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算。

【技术特征摘要】
2015.01.29 JP 2015-0156161.一种半导体器件，包括：存储器阵列，所述存储器阵列设置有被布置成矩阵的电可重写非易失性存储器单元；驱动器电路，所述驱动器电路可操作以驱动每一个均与所述存储器阵列的行对应的多条字线；以及解码电路，所述解码电路可操作以产生多个选择信号，用于基于多个预解码信号来选择所述字线中的每一条，并且可操作以向所述驱动器电路供应产生的选择信号，其中，所述解码电路包括：多个第一逻辑门，所述多个第一逻辑门每一个均可操作以根据操作模式反转对应的预解码信号的逻辑电平；多个第一电平移位器，所述多个第一电平移位器每一个均可操作以将对应的预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及多个第一逻辑电路，所述多个第一逻辑电路可操作以通过执行从所述第一电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，来产生所述选择信号，并且其中，所述第一逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算。2.根据权利要求1所述的半导体器件，其中，所述存储器阵列按所述存储器阵列的每多个行被划分成多个块，其中，所述驱动器电路包括：多个驱动器组，所述多个驱动器组分别对应于所述块，其中，所述驱动器组中的每一个包括：低电位侧的第一电源线；高电位侧的第二电源线；以及多个驱动器，所述多个驱动器利用从所述第一电源线和所述第二电源线供应的电压操作，并且每一个均可操作以驱动对应的块的对应的行的存储器单元，其中，所述解码电路包括：第一解码电路，所述第一解码电路可操作以将第一电源电位供应到所述驱动器组中的每一个的所述第一电源线；以及第二解码电路，所述第二解码电路可操作以将第二电源电位供应到所述驱动器组中的每一个的所述第二电源线，并且其中，所述第一解码电路包括：所述第一逻辑门；所述第一电平移位器；以及所述第一逻辑电路，所述第一逻辑电路每一个均可操作以将所述第一电源电位作为所述选择信号供应到对应的第一电源线。3.根据权利要求2所述的半导体器件，其中，所述第二解码电路包括：多个第二电平移位器，所述多个第二电平移位器每一个均可操作以将对应的预解码信号转换成根据所述操作模式的电压电平的升压信号；以及多个第二逻辑电路，所述多个第二逻辑电路每一个均可操作以执行从所述第二电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述第二电源电位，并且可操作以将产生的第二电源电位作为所述选择信号供应到对应的第二电源线，并且其中，所述第二逻辑电路中的每一个与所述操作模式无关地执行相同的逻辑运算。4.根据权利要求3所述的半导体器件，其中，每一个所述驱动器组中的每一个所述驱动器根据栅极控制信号将所述第一电源线和所述第二电源线中的一个的电位供应到对应的字线，其中，所述解码电路包括：第三解码电路，所述第三解码电路被设置为对于所述驱动器组是公共的，并且可操作以将所述栅极控制信号供应到构成每一个所述驱动器组中的每一个所述驱动器，其中，所述第三解码电路包括：多个第二逻辑门，所述多个第二逻辑门每一个均可操作以根据操作模式反转对应的预解码信号的逻辑电平；多个第三电平移位器，所述多个第三电平移位器每一个均可操作以将对应的预解码信号及其反转信号中的一个转换成根据所述操作模式的电压电平的升压信号；以及多个第三逻辑电路，所述多个第三逻辑电路每一个均可操作以执行从所述第三电平移位器分别输出的所述升压信号当中的对应的升压信号的逻辑运算，以产生所述栅极控制信号，并且可操作以将产生的栅极控制信号作为所述选择信号供应到对应的驱动器，并且其中，所述第三逻辑电路中的每一个根据所述操作模式执行不同的逻辑运算。5.根据权利要求1所述的半导体器件，其中，所述驱动器电路包括：低电位侧的第一电源线；高电位侧的第二电源线；以及多个驱动器，所述多个驱动器利用从所述第一电源线和所述第二电源线供应的电压操作，并且每一个均可操作以驱动对应的行的存储器单元，其中，所述驱动器中的每一个包括：CMOS(互补型金属氧化物半导体)反相器，其中，所述解码电路包括：第一解码电路，所述第一解码电路可操作以将第一栅极信号供应到构成所述CMOS反相器中的每一个的N型晶体管的栅极；以及第二解码电路，所述第二解码电路可操作以将第二栅极信号供应
\t到构成所述CMOS反相器中的每一个的P型晶体管的栅极，以及其中，所述第一解码电路包括：所述第一逻辑门；所述第一电平移位器；以及所述第一逻辑电路，所述第一逻辑电路可操作以将所述第一栅极信号作为所述选择信号供应到对应的驱动器。6.根据权利要求5所述的半导体器件，其中，所述第二解码电路包括：多个第二电平移位器，所述多个第二电平移位器每一个均可操作以将对应的预解码信号转换成根据所述操作模式的电压电平的升压信号；以及多个第二逻辑电路，所述多个第二逻辑电路每一个均可操作以执行从所述第二电平移位器分别输出的所述升压信号当中的对应升压信号的逻辑运算，以产生所述第二栅极信号，并且可操作以将产生的第二栅极信号作为所述选择信号供应到对应的驱动器，并且其中，所述第二逻辑电路中的每一个与所述操作模式无关地执行相同的逻辑运算。7.根据权利要求1所述的半导体器件，其中，所述驱动器电路包括：低电位侧的第一电源线；高电位侧的第二电源线；以及多个驱动器，所述多个驱动器利用从所述第一电源线和所述第二电源线供应的电压操作，并且每一个均可操作以驱动对应的行的存储器单元，并且其中，所述驱动器中的每一个根据对应的选择信号将所述第一电源线和所述第二电源线中的一个的电位供应到对应的字线。8.根据权利要求2所述的半导体器件，其中，所述半导体器件具有写入模式和擦除模式作为所述操作模式，在所述写入模式下，数据被写入选择的存储器单元中，在所述擦除模式下，选择的存储单元的写入数据被擦除，其中，在所述写入模式下，所述第二解码电路将所述第二电源电位设定在比数据读取时高的电位，其中，在所述擦除模式下，所述第一解码电路将所述第一电源电位设定在负电位，其中，所述第一逻辑门在所述写入模式下不反转对应的预解码信号的逻辑电平，但是在所述擦除模式下反转对应的预解码信号的逻辑电平，并且其中，所述第一逻辑电路在所述写入模式下执行与运算作为所述逻辑运算，并且...

【专利技术属性】
技术研发人员：樫原洋次，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP