一种GPS同步信号频率源电路制造技术

本发明专利技术提供了一种GPS同步信号频率源电路，至少包括以下信号同步处理模块：GPS计数信号发生器，晶振时钟信号计数器，平均时钟周期处理器，同步时钟信号发生器，其特征在于，所述GPS计数信号发生器以GPS秒脉冲作为触发信号，对晶振信号进行分频；所述晶振时钟信号计数器，接收晶振时钟信号，并通过平均时钟周期处理计算所述晶振时钟信号的平均频率误差；所述同步时钟信号发生器用于产生与GPS秒脉冲同步、且修正晶振频率误差的频率信号，实现输出与GPS秒脉冲同步的分频频率信号。本发明专利技术解决现有的吞吐脉冲法会导致晶振频率信号无法与GPS秒脉冲同步，且致使输出交流信号失真的问题，为实现时间同步标准源奠定技术基础。

【技术实现步骤摘要】

本专利技术涉及数字式频率合成器领域,具体涉及一种GPS同步信号频率源电路。
技术介绍
现有的直接数字式频率合成器，基本上都采用高稳晶振作为频率信号源，高稳晶振随着时间累积存在频率偏移的问题，且输出的频率信号与GPS秒脉冲不同步，无法产生与GPS秒脉冲同步的频率信号。为了修正高稳晶振的频率偏移误差，常用的方法是吞吐脉冲法，即将误差平均分配到一个时钟周期里，例如误差为20Hz，晶振周期为100MHz时，应在每5MHz晶振脉冲中多计或少计一个脉冲周期信号。但是这样会导致非常严重的问题，即时钟周期不均匀，在最后导致数字信号发生器产生的波形信号严重失真，时钟同步性无法达到设计要求。
技术实现思路
为了解决现有技术中的不足，本专利技术提出了一种新的同步信号频率源电路，该电路能在保证晶振信号与GPS秒脉冲同步的前提下，修正晶振脉冲的频率误差。本专利技术所采用的技术方案为：一种GPS同步信号频率源电路，至少包括以下信号同步处理模块：GPS计数信号发生器，晶振时钟信号计数器，平均时钟周期处理器，同步时钟信号发生器，其特征在于，所述GPS计数信号发生器以GPS秒脉冲作为触发信号，对晶振信号进行分频；所述晶振时钟信号计数器，接收晶振时钟信号，并通过平均时钟周期处理计算所述晶振时钟信号的平均频率误差；所述同步时钟信号发生器用于产生与GPS秒脉冲同步、且修正晶振频率误差的频率信号，实现输出与GPS秒脉冲同步的分频频率信号。进一步的，GPS同步信号频率源电路中的GPS计数信号发生器用于64秒的GPS秒脉冲信号计数，所述晶振时钟信号计数器用于对64秒晶振周期数量计数。进一步的，GPS同步信号频率源电路中以两个GPS秒脉冲作为计数间隔，将晶振频率误差放在最后一个时钟周期中对所述晶振脉冲的频率误差进行修正。本专利技术修正晶振脉冲的频率误差，以两个GPS秒脉冲作为计数间隔，将晶振频率误差e放在最后一个时钟周期中进行修正。例如误差为20Hz，晶振周期为100MHz时，在分频为1MHz时，在第1M个脉冲信号中，多计或少计20Hz个脉冲信号，确保整体脉冲与GPS秒脉冲的高度同步性。即最后一个100分频时钟周期变成了80分频或者120分频。通过实际应用表明，该方法只影响波形最后一点，完全确保了系统的时钟同步性能。需要注意的是，该方法对晶振的稳定性要求比较高，确保误差e值不能大于分频值，否则，波形的畸变值会变大。本专利技术与现有技术比较的有益效果是，解决现有的吞吐脉冲法会导致晶振频率信号无法与GPS秒脉冲同步，且致使输出交流信号失真的问题，为实现时间同步标准源奠定技术基础。附图说明图1是GPS同步信号频率源电路原理图。图2是GPS同步数字信号频率源模块实现图。图3是同步信号频率源及DA转换电路图。具体实施方式以下结合附图，进一步说明本专利技术的实施例。实施例1如图1所示的GPS同步信号频率源电路原理图，包括以下信号同步处理模块：GPS计数信号发生器，晶振时钟信号计数器，平均时钟周期处理器，同步时钟信号发生器，其特征在于，所述GPS计数信号发生器以GPS秒脉冲作为触发信号，对晶振信号进行分频；所述晶振时钟信号计数器，接收晶振时钟信号，并通过平均时钟周期处理计算所述晶振时钟信号的平均频率误差；所述同步时钟信号发生器用于产生与GPS秒脉冲同步、且修正晶振频率误差的频率信号，实现输出与GPS秒脉冲同步的分频频率信号。GPS同步信号频率源电路中的GPS计数信号发生器用于64秒的GPS秒脉冲信号计数，
所述晶振时钟信号计数器用于对64秒晶振周期数量计数。GPS同步信号频率源电路中以两个GPS秒脉冲作为计数间隔，将晶振频率误差放在最后一个时钟周期中对所述晶振脉冲的频率误差进行修正。本实施例在保证晶振信号与GPS秒脉冲同步的前提下，修正晶振脉冲的频率误差，是通过如图2所示的GPS同步数字信号频率源模块实现的。GPS同步数字信号频率源电路通过VHDL硬件编程语言体现各功能模块，经过功能仿真、综合后仿真、布线后仿真的流程，在XILINX的开发平台上实现。其中，开发平台中，先由Clkdivd模块实现对GPS秒脉冲信号进行128分频处理，并将分频信号通过输出接口分别输出到第一计数器模块counter1、第二计数器模块counter2；第一计数器模块counter1和第二计数器模块counter2分别对64秒的晶振信号进行计数，各自统计64秒晶振的实际脉冲数量；两块计数器模块将统计得到的64秒晶振的实际脉冲数量发送至AVG模块。AVG模块计算晶振的实际脉冲周期，并得出晶振64秒的漂移误差；AVG模块与divderclk模块信号连接，由divderclk对晶振信号进行30倍分频，并对晶振漂移误差进行修正，输出与GPS秒脉冲信号同步的1MHZ的DDS周期信号。如图3所示是实施例1的同步信号频率源及DA转换电路图中各功能模块引脚间的连接关系。通过上述连接，可以解决现有的吞吐脉冲法会导致晶振频率信号无法与GPS秒脉冲同步，且致使输出交流信号失真的问题，为实现时间同步标准源奠定技术基础。尽管本专利技术的内容通过上述优选实施例进行了详细介绍，但应当认识到，实施例不应理解为是对本专利技术的限制。在本领域技术人员阅读上述内容后，对于本专利技术的修改和替代都将是显而易见的。因此，本专利技术的保护范围应由所附的权利要求限定。本文档来自技高网...

【技术保护点】
一种GPS同步信号频率源电路，至少包括以下信号同步处理模块：GPS计数信号发生器，晶振时钟信号计数器，平均时钟周期处理器，同步时钟信号发生器，其特征在于，所述GPS计数信号发生器以GPS秒脉冲作为触发信号，对晶振信号进行分频；所述晶振时钟信号计数器，接收晶振时钟信号，并通过平均时钟周期处理计算所述晶振时钟信号的平均频率误差；所述同步时钟信号发生器用于产生与GPS秒脉冲同步、且修正晶振频率误差的频率信号，实现输出与GPS秒脉冲同步的分频频率信号。

【技术特征摘要】
1.一种GPS同步信号频率源电路，至少包括以下信号同步处理模块：GPS计数信号发生器，晶振时钟信号计数器，平均时钟周期处理器，同步时钟信号发生器，其特征在于，所述GPS计数信号发生器以GPS秒脉冲作为触发信号，对晶振信号进行分频；所述晶振时钟信号计数器，接收晶振时钟信号，并通过平均时钟周期处理计算所述晶振时钟信号的平均频率误差；所述同步时钟信号发生器用于产生与GPS秒脉冲同步、且修正晶振频率误差的频率信号，实现输出与GPS秒脉冲同步的分频频率信号。2.根据权利要求1所述的一种GPS同步信号频率源电路，其特征在于，所述GPS计数信号发生器用于64秒的GPS秒脉冲信号计数，所述晶振时钟信号计数器用于对64秒晶振周期数量计数。3.根据权利要求1所述的一种GPS同步信号频率源电路，其特征在于，所述修正晶振频率误差以两个GPS秒脉冲作为计数间隔，将晶振频率误差放在最后一个时钟周期中对所述晶振脉冲的频率误差进行修正。4.根据权利要求1所述的一种GPS同步信号频率源电路，其特征在于，所述电路通过VHDL硬件编程语言体现各功能模块。5.根据权利要求4所述的一种...

【专利技术属性】
技术研发人员：裴茂林，熊茹，谢三军，肖红霞，陈琛，罗耀明，
申请(专利权)人：国家电网公司，国网江西省电力科学研究院，
类型：发明
国别省市：北京;11