本实用新型专利技术涉及一种半导体芯片技术领域，公开了一种SiC环状浮点型P+结构结势垒肖特基二极管，包括肖特基接触区、SiO2隔离介质、N‑外延层、N+衬底区和欧姆接触区，所述N+衬底区上面设有N‑外延层，所述N‑外延层上设有肖特基接触区和SiO2隔离介质，所述N+衬底区下面设有欧姆接触区，其特征在于：所述N‑外延层和肖特基接触区之间设有多个环状浮点型P+注入区。本实用新型专利技术的优点：在传统JBS器件结构基础上引入环状浮点型P+结构，增大有源区肖特基接触面积，增大导通路径，提高器件的正向导通电流，降低导通电阻，而反向漏电流增加并不明显，解决缓解了器件正向导通电阻和反向击穿电压相互制约矛盾等问题。
【技术实现步骤摘要】
本技术涉及一种半导体芯片
，具体是一种SiC环状浮点型P+结构结势垒肖特基二极管。
技术介绍
宽禁带半导体材料是是继第一代硅、锗和第二代砷化镓、磷化铟等材料以后发展起来的第三代半导体材料。在第三代半导体材料中，碳化硅（SiC）和氮化镓（GaN）是其中的佼佼者。碳化硅材料技术已经成熟，已有高质量的4英寸晶圆，而氮化镓材料没有氮化镓衬底，外延只能依赖其他材料，其热导率只有碳化硅的四分之一，而且无法实现p型掺杂。这使得氮化镓材料在高压、大功率方面的应用受到限制，相比较而言碳化硅材料在电力电子应用领域的优势则尤为显著。SiC材料的禁带宽度约是硅的3倍，击穿电场是硅材料的8倍，热导率是硅的3倍，极大地提高了SiC器件的耐压容量和电流密度。由于二者材料的特性不同使SiC材料的击穿电场大约为Si材料的10倍，导致其在相同的击穿电压下，导通电阻只有Si器件的1/100~1/200，极大地降低了SiC器件的导通损耗，同时较高的热点率使得SiC器件可以在高温下稳定工作，减少冷却散热系统，大大提高电路的集成度。由于器件的面积、导通电阻小，以及电容和储存电荷少，SiC功率器件可以实现高的开关速度以及小的开关损耗，因此其可以工作在较高的频率下。SiC材料还具有高抗电磁波冲击和高抗辐射破坏的能力，能够工作在极端辐照环境下，因此，SiC器件可以使电力电子系统的功率、温度、频率和抗辐射能力倍增，效率、可靠性、体积和重量方面的性能也会大幅度改善，不仅在直流、交流输电，不间断电源，开关电源，工业控制等传统工业领域具有广泛应用，而且在太阳能、风能等新能源中也将具有广阔的应用前景。近年来由于SiC单晶生长以及工艺的成熟，SiC肖特基势垒二极管已经率先打开市场，实现了产业化。但是，肖特基二极管的过大的反向漏电流依然是制约其在高压领域应用的主要因素。为了降低传统肖特基二极管在反向时过大的反向漏电流，结势垒肖特基二极管（JBS）得到了广泛的研究。结势垒肖特基二极管是在原有肖特基有源区基础上注入一层不连续的P+层，达到降低肖特基区表面峰值电场，降低反向漏电流，提高耐压稳定性的作用。但是在低电压下，由于SiC pn结没有开启，导通电流主要由肖特基接触完成，条状P+结（图1和图2中3’所示）的引入将降低器件的正向导通电流，增大导通电阻（如图1和图2所示）。
技术实现思路
为解决上述技术问题，本技术提供一种SiC环状浮点型P+结构结势垒肖特基二极管。本技术将条状P+结设计为环状浮点型P+结，增大了器件的肖特基接触面积，可以有效增大器件的正向导通电流，降低导通电阻。本技术采用的技术方案是：一种SiC环状浮点型P+结构结势垒肖特基二极管，包括肖特基接触区、SiO2隔离介质、N-外延层、N+衬底区和欧姆接触区，所述N+衬底区上面设有N-外延层，所述N-外延层上设有肖特基接触区和SiO2隔离介质，所述N+衬底区下面设有欧姆接触区，所述N-外延层和肖特基接触区之间设有多个环状浮点型P+注入区。在传统结势垒肖特基二极管器件结构基础上引入P+浮点结构，并将浮点结构设置为环状结构，中心位置依然是肖特基区，从而使得环状浮点型P+结内外部均允许电流流过，起到提升正向导通电流，减小导通电阻的作用。优选的，所述环状浮点型P+注入区之间的间距为3μm、深度为1μm。优选的，所述环状浮点型P+注入区俯视形状为正方形、圆形或者正六边形。本技术的优点：在传统JBS器件结构基础上引入环状浮点型P+结构，增大有源区肖特基接触面积，增大导通路径，提高器件的正向导通电流，降低导通电阻，而反向漏电流增加并不明显，解决缓解了器件正向导通电阻和反向击穿电压相互制约矛盾等问题。附图说明图1为传统结势垒肖特基二极管结构示意图；图2为图1的A-A剖视图；图3为本技术环状浮点型P+结构结势垒肖特基二极管（JBS）的结构示意图；图4是图3的B-B剖视图；图5为本技术环状浮点型P+结构结势垒肖特基二极管（JBS）制备方法第1步的示意图；图6为本技术环状浮点型P+结构结势垒肖特基二极管（JBS）制备方法第2步的示意图；图7为本技术环状浮点型P+结构结势垒肖特基二极管（JBS）制备方法第3步的示意图；图8为本技术环状浮点型P+结构结势垒肖特基二极管（JBS）制备方法第4步的示意图；图9为本技术环状浮点型P+结构结势垒肖特基二极管（JBS）制备方法第5步的示意图；图中，1、肖特基接触区，2、SiO2隔离介质，3、环状浮点型P+注入区，4、N-外延层，5、N+衬底区，6、欧姆接触区。具体实施方式下面结合附图和具体实施例对本技术的技术方案作进一步的说明，但本技术的保护范围不限于此。如图3至图4所示，一种SiC环状浮点型P+结构结势垒肖特基二极管，包括肖特基接触区1、SiO2隔离介质2、N-外延层4、N+衬底区5和欧姆接触区6， N+衬底区5上面设有N-外延层4， N-外延层4上设有肖特基接触区1和SiO2隔离介质2， N+衬底区5下面设有欧姆接触区6， N-外延层4和肖特基接触区6之间设有多个环状浮点型P+注入区3，P+注入区位于N-外延层4内部上表面。环状浮点型P+注入区3可以有效的增加正向电流导通面积，增大正向电流，减小导通电阻。环状浮点型P+注入区3 、N-外延层4和N+衬底区5构成PiN结构，减小主结表面电场峰值，减小反向泄漏电流。其中，肖特基接触区1的金属为金属Ti，厚度200nm，整个覆盖在器件阳极。SiO2隔离介质2位于N-外延层4之上，环绕在器件周围，通过PECVD淀积1μm iO2形成。N+衬底区5为高掺杂的N型碳化硅衬底片， N-外延区4为厚度是10~30μm、氮离子掺杂浓度是1×1015~1×1016cm-3的。环状浮点型P+注入区3为环状结构，外部之间的间距为3μm，内部之间间距也为3μm，通过离子注入形成，其阻挡掩模层为SiO2，厚度为2μm，通过PECVD淀积形成，并通过CF4、SF6刻蚀形成注入窗口，注入窗口形状可以为正方形、圆形或者正六边形，注入深度为0.5μm，注入浓度为1×1019cm-3。欧姆接触区6由金属Ti/Ni10nm/200nm构成，并经过快速热退火1000℃、3min、Ar气氛围，形成欧姆接触区6。N-外延层4的掺杂和厚度对器件的击穿电压有明显影响，在器件击穿之前，空间电荷区已扩展到与电极相连，则该器件将先于击穿的发生而失去阻断能力，称器件为穿通型，反之为非穿通型。非穿通型器件通常击穿电压更高一些。空间电荷区结构与N-外延层4的掺杂和厚度有着密切的关系。在具体实施过程中，可以根据具体情况，在基本结构不变的情况下，进行一定的变通设计。例如：一、在满足器件基本结构的情况下，将SiO2介质进行调整，可以替换为一些高k介质。二、在满足器件基本结构的情况下，可以将环状浮点型P+注入区3的间距进行调整。三、在满足器件基本结构的情况下，可以将环状浮点型P+注入区3的排布方式进行调整，例如六边形排布。本技术提供的一种SiC环状浮点型P+结构结势垒肖特基二极管（JBS），在保证器件性能的情况下，进一步增大器件的导通路径，增大导通电流，减小导通电阻。随着半导体技术的发展，采用本技术还可以制作更多的新型高功本文档来自技高网...
【技术保护点】
一种SiC环状浮点型P+结构结势垒肖特基二极管，包括肖特基接触区、SiO2隔离介质、N‑外延层、N+衬底区和欧姆接触区，所述N+衬底区上面设有N‑外延层，所述N‑外延层上设有肖特基接触区和SiO2隔离介质，所述N+衬底区下面设有欧姆接触区，其特征在于：所述N‑外延层和肖特基接触区之间设有多个环状浮点型P+注入区。
【技术特征摘要】
1.一种SiC环状浮点型P+结构结势垒肖特基二极管，包括肖特基接触区、SiO2隔离介质、N-外延层、N+衬底区和欧姆接触区，所述N+衬底区上面设有N-外延层，所述N-外延层上设有肖特基接触区和SiO2隔离介质，所述N+衬底区下面设有欧姆接触区，其特征在于：所述N-外延层和肖特基接触区之间设有多个环状浮点型P+注入...
【专利技术属性】
技术研发人员：王成森，沈怡东，钱清友，张超，周榕榕，黎重林，薛治祥，颜呈祥，
申请(专利权)人：江苏捷捷微电子股份有限公司，
类型：新型
国别省市：江苏;32
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