高速垂直通道三维与非门存储器装置制造方法及图纸

本发明专利技术提供了一种存储器装置。该存储器装置具有导电层的多层堆叠。每个垂直排列位向的柱状体包括串联连接的存储单元，存储单元位于柱状体与导电层的交叉点。串选择线(SSLs)于导电层之上通过，柱状体与串选择线的每个交叉点分别定义出柱状体的一个选择栅极(select gate)。位线于串选线之上通过。柱状体设置于一规则网格上，其中规则网格相对于位线被旋转。网格可以具有正方形、矩形或菱形的存储单元，且可以相对于位线通过tan(θ)＝±X/Y旋转一角度θ，其中X和Y为互质的整数。串选择线可以被制成足够宽的以相交存储单元一侧的两个柱状体或存储单元的所有柱状体，或足够宽的以相交两个或更多非相邻的存储单元的柱状体。

【技术实现步骤摘要】

本专利技术是有关于一种具有高密度的存储器装置，且特别是有关于一种配置多平面存储单元以提供一三维(3D)阵列的存储器装置。
技术介绍
随着集成电路中的装置的临界尺寸缩小至一般存储单元技术的极限，设计者已在寻求堆叠多平面存储单元的技术，以达到更大的存储电容并降低每位的成本。举例来说，Lai等人发表于“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory，”IEEE Int′l Electron Devices Meeting，11-13 Dec.2006、以及Jung等人发表于“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node，”IEEE Int′l Electron Devices Meeting，11-13 Dec.2006的
技术实现思路
揭露薄膜晶体管技术应用于电荷捕捉存储器技术。另一结构描述于Katsumata等人发表于“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices，”2009 Symposium on VLSI Technology Digest of Technical Papers，2009的
技术实现思路
，其中提供电荷捕捉存储器技术中垂直与非门(NAND)单元。在Katsumata等人的发表中所描述的结构包括一垂直与非门栅极，利用硅-氧-氮-氧-硅(SONOS)电荷捕捉技术，以于每一栅极/垂直通道介面产生一存储位置(storage site)。此存储器结构是基于一行(column)半导体材料排列作为与非门栅极的垂直通道，具有一下选择栅极与一上选择栅极，下选择栅极靠近于基板，上选择栅极位于顶部。多个水平字线利用平面字线层与多行半导体材料相交而形成，并在每一层中形成所谓的栅极环绕式存储单元(gate all-around cell)。图1绘示一行管状BiCS快闪单元水平剖面图，在一字线层级(level)的水平剖面图，存储单元例如是Katsumata等人所述的存储单元。其结构
包括一具有半导体材料中心核心(center core)110的柱状体15，柱状体15垂直延伸通过字线层的堆叠。中心核心110可以具有通过中央的接缝(seam)111，接缝111由沉积技术产生。一介电电荷捕捉结构围绕中心核心110，介电电荷捕捉结构例如包括一第一氧化硅层112、一氮化硅层113以及一第二氧化硅层114(称为ONO层)，或另一种多层介电电荷捕捉结构。一栅极环绕式字线115与柱状体15相交。每一层中的柱状体15的平截头体(frustum)与栅极环绕式字线在此层中结合，以形成一存储单元。图2绘示一三维半导体元件的透视图。其包括字线导电层11的多层堆叠，每个导电层平行于基板10；多个柱状体15，排列位向正交于基板，每个柱状体包括多个串联连接的存储单元，存储单元位于柱状体与导电层的交叉点；以及多个串选择线12，排列位向平行于基板并位于导电层11之上，每个串选择线相交柱状体的一个分别的列。柱状体与串选择线的每个交叉点分别定义出柱状体的一个选择栅极。其结构亦包含多个平行的位线导体20，配置成一层且平行于基板并位于串选择线之上。每个位线导体迭置于柱状体的一个分别的行、且每个柱状体位于一个位线导体下方。柱状体15可以被建构成如图1所绘示的结构。图3是根据图2所绘示的部分结构的上视图。由此两图可以看到于整个结构中，字线导电层11仅相交一些柱状体；字线导电层11定义出一个存储单元区块(block of memory cells)。因此，要从特定记忆单元区块中读取数据(data)，控制电路要先致能(activates)一个字线导电层11，以选择一特定存储单元区块以及多层堆叠结构中的一特定阶层，并进一步致能一串选择线12选择一特定列。同时致能一较低的选择栅极(未绘示)。接着一列存储单元通过位线20被平行(in parallel)读取至一页面缓冲器(page buffer)(未绘示)(此处所用的「致能(Activate)」是指施加一特定偏压以影响(to give effect to)被连接的存储单元或开关的效应。偏压可以高或低，视存储器的设计而定。)依据产品的规格和设计，页面缓冲区可以保存两列或更多列的数据，在这种情况下一个完整的页面读取操作可以包括后续两个或更多串选择线12的致能。当三维堆叠存储器结构如预期地大幅增加存储密度(memory density)
同时也衍生了许多工艺上的挑战，因为需要刻蚀非常深的孔以穿过许多层。这些深孔的宽度必须加宽，且每一深孔中心至中心的横向距离必须增加，以符合工艺规格(process windows)。当制造过程改善，电容可以增加，不仅通过增加堆叠中字线平面的数量，也通过减少柱状体间的距离。图4绘示等比例缩小的结构的上视图，其中区块中位线导体20和串选择线12的数量已经增加。这不仅降低成本，同时也可达到增加数据读/写速率(read/write data rate)的目的。因为，较多数量的位线导体20代表平行操作(parallel operation)的增加。但另一方面，串行选择线12数量的增加代表更多存储单元会遭受到由字线选择所引起的Vpass干扰(Vpass disturb)。存储单元电容(unit cell capacitance)也随着串选择线12的数量增加而增加，因而导致功率消耗增加且减缓元件操作。通过增加堆叠结构中的字线导电层11的数量以增加位线密度(bit density)，除了层数量增加所衍生可预期的工艺挑战之外，还有其缺点。于图2中可以看到一个具有阶梯状结构(stepped contact structure)连接至字线导电层11的典型排列方式。为了形成触点(contacts)22，藉以将导电层11连接至上方的金属互连件(metal interconnects)24，必须制作穿过此结构的深沟道(deep trench)。这些触点22也象征性地由图4的上视图所绘示。在典型设计中，一区块中柱状体15的列的数量至少会和触点22以及记忆层(字线导电层11)的数量一样多。例如，请参见Komori，Y.，et.al.发表于″Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device，″Electron Devices Meeting，2008，IEDM 2008，IEEE International，vol.，no.，pp.1-4，1本文档来自技高网...

【技术保护点】
一种存储器装置，其特征在于，位于一基板上，包括：一多层堆叠，具有多个导电层，各该导电层排列位向(oriented)平行于该基板；多个柱状体，排列位向正交于该基板，各该柱状体包括多个串联连接的存储单元(memory cell)，该些存储单元位于该些柱状体与该些导电层的多个交叉点；多个串选择线，排列位向平行于该基板且位于该些导电层之上，各该串选择线相交于该些柱状体的一分别不同的子集(subset)，该些柱状体与该些串选择线具有多个交叉点，各该柱状体与各该串选择线的各该交叉点分别定义出各该柱状体的一个选择栅极；以及多个彼此平行的位线导体，配置成一层且平行于该基板并位于该些串选择线之上，各该位线导体迭置于该些柱状体的另一分别不同的子集，各该柱状体位于该些位线导体之一之下；其中该些柱状体配置于一规则网格(regular grid)上，该规则网格具有互相垂直的两个横向的空间维度，且该两个空间维度不平行于也不正交于该些位线导体。

【技术特征摘要】
1.一种存储器装置，其特征在于，位于一基板上，包括：一多层堆叠，具有多个导电层，各该导电层排列位向(oriented)平行于该基板；多个柱状体，排列位向正交于该基板，各该柱状体包括多个串联连接的存储单元(memory cell)，该些存储单元位于该些柱状体与该些导电层的多个交叉点；多个串选择线，排列位向平行于该基板且位于该些导电层之上，各该串选择线相交于该些柱状体的一分别不同的子集(subset)，该些柱状体与该些串选择线具有多个交叉点，各该柱状体与各该串选择线的各该交叉点分别定义出各该柱状体的一个选择栅极；以及多个彼此平行的位线导体，配置成一层且平行于该基板并位于该些串选择线之上，各该位线导体迭置于该些柱状体的另一分别不同的子集，各该柱状体位于该些位线导体之一之下；其中该些柱状体配置于一规则网格(regular grid)上，该规则网格具有互相垂直的两个横向的空间维度，且该两个空间维度不平行于也不正交于该些位线导体。2.根据权利要求1所述的存储器装置，其中各该存储单元包括一垂直通道结构、一电荷存储层以及一绝缘层。3.根据权利要求1所述的存储器装置，其中在该规则网格中，该些柱状体中的每一对该柱状体在平行该些位线导体的一空间维度上并未彼此对准，且在正交于该些位线导体的一横向空间维度上彼此分离并具有至少大于d/10的距离，其中d为该些柱状体间的最小欧基里德距离(Euclidean distance)。4.根据权利要求1所述的存储器装置，其中该规则网格具有一存储单元(unit cell)，该存储单元由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体B、柱状体C以及柱状体D构成，该柱状体B于该规则网格中为最靠近该柱状体A的一个，且该柱状体C于该规则网格中与该柱状体A和该柱状体B非共线
\t(non-collinear)且为最靠近该柱状体A的另一个，其中该规则网格相对于该些位线导体旋转，以使得所有以及既不平行于也不正交于该些位线导体，其中以及为该存储单元的四个边，连接该柱状体A和该柱状体B、连接该柱状体A和该柱状体C、连接该柱状体B和该柱状体C、以及连接该柱状体A和该柱状体D。5.根据权利要求1所述的存储器装置，其中该规则网格为多个正方形构成的一网格。6.根据权利要求5所述的存储器装置，其中该规则网格相对于该些位线导体通过tan(θ)＝±X/Y旋转一角度θ，其中X和Y为互质的整数。7.根据权利要求6所述的存储器装置，其中(X，Y)选自由(1，2)、(1，3)、(1，5)、(1，6)、(1，7)、(1，8)、(1，9)、(2，3)、(2，5)、(2，7)、(2，9)、(3，4)、(3，5)、(3，7)、(3，8)、(4，5)、(4，7)、(4，9)、(5，6)、(5，7)、(5，8)以及(6，7)所组成的群组。8.根据权利要求1所述的存储器装置，其中该规则网格具有一存储单元，该存储单元由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体B、柱状体C以及柱状体D构成，该柱状体B于该规则网格中为最靠近柱状体A的一个，且该柱状体C于该规则网格中与该柱状体A和该柱状体B非共线且为最靠近该柱状体A的另一个，且其中该存储单元的所有四个边皆具有相同的长度。9.根据权利要求8所述的存储器装置，其中：和为该存储单元的该四个边的两个，连接该柱状体A和该柱状体B、连接该柱状体A和该柱状体C，或与该些位线导体有一角度θ，且其中tan(θ)＝X/Y，其中X和Y为个位数互质的整数。10.根据权利要求1所述的存储器装置，其中该规则网格具有一存储单元，该存储单元由位于一平行四边形的四个顶点的该些柱状体的四个柱状体A、柱状体B、柱状体C以及柱状体D构成，该柱状体B于该规则网格中为最靠近该柱状体A的一个，且该柱状体C于该规则网格中与该柱状体A和该柱状体B非共线且为最靠近该柱状体A的另一个，其中该些串选择线包括多个矩形，该些矩形具有一长空间维度排列位向正交于该些位线导体，其中该些串选择线与该些位线导体具有...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71