具有纳米线结构的半导体结构与制造方法技术

本发明专利技术公开一种具有纳米线结构的半导体结构与制造方法，包含一基底，基底上包含有至少一第一纳米线结构，该第一纳米线结构包含有一栅极区域以及至少一源/漏极区域，其中该第一纳米线结构的该栅极区域的直径与该源/漏极区域的直径不同。

【技术实现步骤摘要】

本专利技术涉及纳米线结构场效晶体管，尤其是一种在栅极区以及在源/漏极区具有不同直径大小的纳米线结构场效晶体管。
技术介绍
具有环绕纳米线结构通道的一栅极导体的纳米线结构场效晶体管(FET)(也称为栅极全环绕(gate-all-around)的纳米线结构FET)的制造包括纳米线结构的悬浮。纳米线结构的悬浮允许栅极导体覆盖纳米线结构的所有表面。栅极全环绕的纳米线结构FET的制造通常包括以下步骤：(1)通过图案化绝缘体上覆硅(silicon-on-insulator；SOI)层来界定源极区与漏极区之间的纳米线结构。(2)通过各向同性蚀刻，以底切其上静置有纳米线结构的绝缘体，来悬浮纳米线结构，此蚀刻步骤也底切在源极区及漏极区边缘的绝缘体。(3)共形地包覆、沉积栅极介电层与栅极导体，栅极介电层与栅极导体环绕悬浮的纳米线结构，并且填充于源极区及漏极区的边缘底切处。(4)界定栅极线，其包括蚀刻栅极线，及移除栅极线外部所有区域栅极导体材料，包括移除沉积于源极区及漏极区边缘的栅极材料。
技术实现思路
本专利技术提供一半导体结构，包含一基底，基底上包含有至少一第一纳米线结构，该第一纳米线结构包含有一栅极区域以及至少一源/漏极区域，其中该第一纳米线结构的该栅极区域的直径与该源/漏极区域的直径不同。本专利技术又提供一种半导体结构的制作方法，至少包含以下步骤:首先，提供一基底，基底上包含一绝缘层以及至少一第一纳米通道结构，且有一第一区域以及一第二区域定义于该基底上，然后形成一掩模层，覆盖该第一区域内的该第一纳米通道结构以及该绝缘层，接着进行一蚀刻步骤，移除该第二
区域内的部分该绝缘层，并进行一外延步骤，在该第一纳米通道结构上形成一外延层，其中位于该第一区域的外延层与位于该第二区域的外延层厚度不同，以及进行一热处理步骤，将该第一纳米通道结构与该外延层转换成一第一纳米线结构，其中该第一区域内的该第一纳米线结构的直径与该第二区域内的该第一纳米线结构的直径不同。本专利技术提供数种纳米线结构的制作方法，完成的纳米线结构中，同一纳米线结构的栅极区域以及源/漏极区域，分别具有不同的直径大小，或是不同的纳米线结构之间，具有不同的直径大小。由于纳米线结构的直径大小，将会影响后续纳米线结构场效晶体管的阀值电压(Threshold Voltage,Vt)，因此本专利技术可以增加纳米线结构场效晶体管应用的灵活性。附图说明图1为本专利技术第一优选实施例的纳米线结构的上视图；图1A为本专利技术第一优选实施例的纳米线结构的立体图；图2A～图2B则分别为第一优选实施例中的纳米线结构的栅极区以及源/漏极区域的剖视图；图3为以本专利技术多条纳米线结构制作成纳米线结构场效晶体管的示意图；图4为本专利技术第二优选实施例的纳米线结构的立体图；图5A～图5B则分别为第二优选实施例中的纳米线结构的栅极区以及源/漏极区域的剖视图；图6为本专利技术第三优选实施例中制作多条纳米线结构的示意图；图7～图8为图6中沿着剖面线E-E’所得的剖视图。主要元件符号说明100 基底102 绝缘层104 第一通道结构104A 栅极区域104B 源/漏极区域105 支撑部106 外延层108 掩模层110 第一纳米线结构114 氧化层120 材料层122 栅极介电层124 栅极层126 介电材料层128 接触结构130 掩模层204 第二通道结构204A 栅极区域204B 源/漏极区域210 第二纳米线结构214 氧化层A 第一区域B 第二区域R 凹槽E1 第一蚀刻步骤C-C’ 剖面线D-D’ 剖面线E-E’ 剖面线具体实施方式请参考图1、图1A、图2A与图2B，图1绘示本专利技术第一优选实施例的纳米线结构的上视图，图1A绘示本专利技术第一优选实施例的纳米线结构的立体图，图2A～图2B则分别绘示第一优选实施例中的纳米线结构的栅极区以及源/漏极区域的剖视图。图2A左侧为沿着图1A中剖面线C-C’所得的剖视图，图2B左侧为沿着图1A中剖面线D-D’所得的剖视图。如图1与图1A所示，提供一基底100，基底100可能包括一硅基底，或是一绝缘层上覆硅基底(silicon-on-insulator；SOI)等的半导体基底，本实施例中以硅基底为例，但不限于此。基底100上包含有一绝缘层102以及至少
一第一通道结构104，本实施例中，绝缘层102例如为浅沟隔离结构(shallow trench isolation,STI)，优选为氧化硅，而第一通道结构104则与基底100的材质相同，优选为硅，此外在本实施例中，第一通道结构104与基底100相连，例如为一长条状或鳍状结构，但是不限于此，后续将通过一热处理步骤，将上述的第一通道结构转换成一纳米线结构，而栅极、源/漏极等元件也将依序形成，优选横跨在上述的纳米线结构上，上述步骤将在后续段落进行更详细说明。此外，当使用的基底为绝缘层上覆硅基底，第一通道结构104优选位于一绝缘层(图未示)上，而不与基底相连。另外，第一通道结构104两侧可包含有支撑部105，其材质优选与第一通道结构104相同，为简化说明，图1A省略支撑部105而未绘示。接着，形成一外延层106，覆盖第一通道结构104，其中外延层106可包含硅、硅锗层(Silicon-germanium,SiGe)、硅磷层或硅碳层(SiC)等的单一材料层或复合层，优选为一硅锗层，其可利用一选择性外延制作工艺加以制得，且由于沿特定结晶面的成长速率较快，故从图1A或图2A上来看，外延层106的截面可能为一多角形的结构。接下来，请仍参考图1、图1A与图2A，本实施例中，基底100上包含有一第一区域A以及一第二区域B，第一区域A内包含有第一通道结构104的一栅极区域104A，而第二区域B内包含有第一通道结构104的至少一源/漏极区域104B，也就是说，第一通道结构104具有栅极区域104A与至少一源/漏极区域104B，分别位于第一区域A与第二区域B内。本实施例中，在第二区域B内覆盖一掩模层108，例如为光致抗蚀剂层等，遮住源/漏极区域104B，并曝露出第一区域A的栅极区域104A，接着进行一蚀刻步骤E1，蚀刻位于第一区域A内，且位于第一通道结构104两旁的绝缘层102，从图2A上来看，未被第一区域A内的外延层106覆盖的绝缘层102会被部分移除，而在第一通道结构104两侧各形成一凹槽R。上述的第一蚀刻步骤E1例如为一干蚀刻及/或湿蚀刻，本实施例中以稀释氢氟酸(DHF)进行湿蚀刻，但不以此为限。随后去除掩模层108，并可选择性进行一清洗制作工艺。接下来，如图2B所示，对外延层106以及第一通道结构104进行一热处理步骤，上述热处理步骤温度例如为600至1100℃，还可选择性伴随一氧化步骤。热处理步骤以外延层106为硅锗层为例，在经过热处理步骤之后，外延层106以及第一通道结构104会转换为第一纳米线结构110，其中第一
纳米线结构110主要由锗组成，以及一氧化层114包覆在第一纳米线结构110外围。其中在热处理步骤进行后，外延层106中的硅原子会和氧原子结合而形成氧化层114，因此锗原子会向中心聚集，另外在第一纳米线结构110的核心部分含锗元素的比例会本文档来自技高网...

【技术保护点】
一半导体结构，包含:基底；第一纳米线结构，位于该基底上，该第一纳米线结构包含有一栅极区域以及至少一源/漏极区域，其中，该第一纳米线结构的该栅极区域的直径与该源/漏极区域的直径不同。

【技术特征摘要】
1.一半导体结构，包含:基底；第一纳米线结构，位于该基底上，该第一纳米线结构包含有一栅极区域以及至少一源/漏极区域，其中，该第一纳米线结构的该栅极区域的直径与该源/漏极区域的直径不同。2.如权利要求1所述的半导体结构，其中该栅极区域的直径大于该源/漏极区域的直径。3.如权利要求1所述的半导体结构，其中该栅极区域的直径小于该源/漏极区域的直径。4.如权利要求1所述的半导体结构，其中还包含一第二纳米线结构，位于该基底上，该第二纳米线结构包含有一栅极区域以及至少一源/漏极区域。5.如权利要求4所述的半导体结构，其中该第二纳米线结构的该栅极区域的直径与该第一纳米线结构的该栅极区域的直径不同。6.如权利要求4所述的半导体结构，其中该第二纳米线结构的该源/漏极区域的直径与该第一纳米线结构的该源/漏极区域的直径不同。7.一种半导体结构的制作方法，至少包含以下步骤:提供一基底，基底上包含绝缘层以及至少一第一纳米通道结构，且有一第一区域以及一第二区域定义于该基底上；形成一掩模层，覆盖该第一区域内的该第一纳米通道结构以及该绝缘层；进行一蚀刻步骤，移除该第二区域内的部分该绝缘层；进行一外延步骤，在该第一纳米通道结构上形成一外延层，其中位于该第一区域的外延层与位于该第二区域的外延层厚度不同；以及进行一热处理步骤，将该第一纳米通道结构与该外延层转换成一第一纳米线结构，其...

【专利技术属性】
技术研发人员：刘恩铨，童宇诚，杨智伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71