制备ESD器件的方法、ESD器件技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种制备ESD器件的方法、ESD器件，基于传统制备MOS器件(如PMOS或NMOS器件)的基础上，通过采用ESD离子注入掩膜版，以打开位于源/漏区上方的介质层，并利用湿法刻蚀工艺于硅衬底中形成上宽下窄的V型沟槽，继续于该V型沟槽中生长离子掺杂浓度不同的两个外延层，以在源/漏区形成三角形的外延应力层(即底部外延层)，进而在不进行ESD离子注入工艺的前提下，实现增强沟道表面应力及优化ESD触发电压的目的，在有效改善器件SEC的同时，还能大大提高ESD器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种制备ESD器件的方法、ESD器件。
技术介绍
随着半导体技术的不断发展，MOSFET的尺寸正在大幅度的缩减，但由于栅氧化层厚度和电源电压的限制，使得难以有效的抑制器件的短沟道效应(short-channel effect，简称SCE)。目前，一般是采用超浅结工艺(Ultra-shallow junctions，简称USJ)来改善ESD(Electro-Static discharge，静电释放)器件的SCE，但其会明显的增大器件的漏结电容(drain junction capacitance)和漏电流(junction leakage)，尤其是在采用两步S/D注入工艺制备的NMOS器件(NMOS with two-step S/D implantation)中，由于电源电压(supply voltage)较高，使得漏极端离子注入区或晕环离子注入区(如采用重掺杂工艺(heavily-doped halo)进行离子注入等)交界处(drain/halo junction)具有高电场区(high electric field)，进而降低了半导体器件的性能。另外，当前HKMG工艺中均是在轻掺杂工艺(LDD)和隔离工艺之后，采用SiGe进行高K金属栅极的制备工艺，但采用上述工艺步骤制备的器件在进行晶圆测试(Wafer Acceptance Test，简称WAT)
时，会出现严重的漏感应势垒降低效应(Drain induction barrier lower，简称DIBL)和漏电流，并很难通过调节LDD(Low doped drain)及口袋注入(Pocket implantation，简称PKT)工艺中能量、剂量、离子注入倾斜角度等参数或是使用双PKT工艺等方式来改善上述器件的DIBL和漏电流。
技术实现思路
针对上述技术问题，通过利用工业计算机辅助设计(Technology Computer Aided Design，简称TCAD)进行模拟分析后发现，造成上述器件严重的SCE主要是因为在进行PKT(即halo implantation)注入时扩散至外延层(如SiGe)沟槽的离子，或采用高浓度硼离子原位外延工艺制备外延层时离子扩散等造成的，故本申请提供了一种制备ESD器件的方法，所述方法包括：提供一设置有阱区的硅衬底，并于所述阱区之上制备介质层；采用ESD离子注入掩膜版，刻蚀所述介质层至所述阱区的上表面，以形成互连孔；刻蚀所述互连孔所暴露的所述阱区，并停止在所述硅衬底中，以形成位于所述互连孔下方的V型沟槽；于所述V型沟槽中制备具有第一掺杂浓度的底部外延层后，继续制备具有第二掺杂浓度的顶部外延层，以充满所述V型沟槽；其中，所述第二掺杂浓度大于所述第一掺杂浓度。上述的制备ESD器件的方法，其中，所述硅衬底的上表面还覆
盖有栅极堆叠结构；所述栅极堆叠结构嵌入设置于所述介质层中。上述的制备ESD器件的方法，其中，所述介质层的材质为氮化硅。上述的制备ESD器件的方法，其中，所述硅衬底的上表面的晶面为(100)，所述V型沟槽的侧壁的晶面为(110)或(111)。上述的制备ESD器件的方法，其中，所述V型沟槽的深度为30～100nm。上述的制备ESD器件的方法，其中，所述ESD器件为NMOS类型的ESD器件或PMOS类型的ESD器件。上述的制备ESD器件的方法，其中，所述方法还包括：所述ESD器件为NMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为碳化硅；所述ESD器件为PMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为含碳的锗化硅。上述的制备ESD器件的方法，其中，所述方法还包括：采用源/漏轻掺杂工艺形成所述底部外延层中掺杂离子的所述第一掺杂浓度；采用源/漏重掺杂工艺形成所述顶部外延层中掺杂离子的所述第二掺杂浓度。上述的制备ESD器件的方法，其中，所述底部外延层和所述顶部外延层中掺杂的离子为硼离子或氟化硼离子。上述的制备ESD器件的方法，其中，所述方法还包括：采用HF、HBr或CH3COOH刻蚀溶液刻蚀所述硅衬底，以形成所述V形沟槽。上述的制备ESD器件的方法，所述方法还包括：依次进行的轻掺杂工艺和口袋注入工艺；其中，在制备所述底部外延层之前进行所述口袋注入工艺，或者在形成所述顶部外延层之后进行所述轻掺杂工艺。上述的制备ESD器件的方法，所述方法还包括：所述轻掺杂工艺的离子注入剂量为5e18/cm2～1e20/cm3。本申请还记载了一种ESD器件，可采用上述任意一项所述的制备ESD器件的方法制备所述ESD器件，所述ESD器件包括：硅衬底，所述硅衬底中形成有阱区；栅堆叠结构，覆盖部分所述硅衬底的上表面；V型外延层，嵌入设置于所述阱区中，所述介质层覆盖所述V型外延层的上表面；其中，所述V型外延层包括具有第一掺杂浓度的底部外延层和具有第二掺杂浓度的顶部外延层，且所述第一掺杂浓度小于所述第二掺杂浓度。综上所述，由于采用了上述技术方案，本专利申请记载了一种制备ESD器件的方法、ESD器件，基于传统制备MOS器件(如PMOS或NMOS器件)的基础上，通过采用ESD离子注入掩膜版，以打开位于阱区上方的介质层，并利用湿法刻蚀工艺于硅衬底中形成上宽下窄的V型沟槽，继续于该V型沟槽中生长离子掺杂浓度不同的两个
外延层，以在阱区形成三角形(Triangle-shape)的外延应力层(即底部外延层)，进而在不进行ESD离子注入工艺的前提下，实现增强沟道表面应力及优化ESD触发电压的目的，在有效改善器件SEC的同时，还能大大提高ESD器件的性能。附图说明图1～5是本申请实施例一中制备ESD器件的方法的流程结构示意图；图6是本申请实施例二中ESD器件的结构示意图。具体实施方式本申请一种制备ESD器件的方法及ESD器件，可应用于基于传统制备MOS器件(如PMOS器件、NMOS器件等)的工艺的基础上，进行ESD器件的制备。下面结合附图对本专利技术的具体实施方式作进一步的说明:实施例一图1～5是本申请实施例一中制备ESD器件的方法的流程结构示意图；如图1～5所示，本实施例是基于传统制备MOS器件的基础上进行ESD器件的制备工艺，具体的：如图1所示，提供一制备有阱区的硅衬底11，并于该硅衬底11之上制备栅极堆叠结构13(gate stack after well)；该栅极堆叠结构13可以为基于传统MOS器件制备工艺制备的高k金属栅极结构
(HKMG)，其包括栅氧化层131、金属栅极132、低电阻层133及侧墙134，且栅氧化层131覆盖硅衬底11的部分上表面，金属栅极132覆盖栅氧化层131的上表面，低电阻层133覆盖金属栅极132的上表面，侧墙134位于上述硅衬底11的上表面且覆盖上述的栅氧化层131、金属栅极132及低电阻层133的侧壁。进一步的，如图1所示，在硅衬底11进行栅极堆叠结构13的制备工艺后，还可采用5e18/cm2～1e20/cm3离子注入剂量，对硅衬底11的阱区进行轻掺杂工艺(LDD)，并继续口袋注入工艺(PKT或halo implantation)，以于硅衬底11的顶部区域中，形成延伸至侧墙134本文档来自技高网...

【技术保护点】
一种制备ESD器件的方法，其特征在于，所述方法包括：提供一设置有阱区的硅衬底，并于所述阱区之上制备介质层；采用ESD离子注入掩膜版，刻蚀所述介质层至所述阱区的上表面，以形成互连孔；刻蚀所述互连孔所暴露的所述阱区，并停止在所述硅衬底中，以形成位于所述互连孔下方的V型沟槽；于所述V型沟槽中制备具有第一掺杂浓度的底部外延层后，继续制备具有第二掺杂浓度的顶部外延层，以充满所述V型沟槽；其中，所述第二掺杂浓度大于所述第一掺杂浓度。

【技术特征摘要】
1.一种制备ESD器件的方法，其特征在于，所述方法包括：提供一设置有阱区的硅衬底，并于所述阱区之上制备介质层；采用ESD离子注入掩膜版，刻蚀所述介质层至所述阱区的上表面，以形成互连孔；刻蚀所述互连孔所暴露的所述阱区，并停止在所述硅衬底中，以形成位于所述互连孔下方的V型沟槽；于所述V型沟槽中制备具有第一掺杂浓度的底部外延层后，继续制备具有第二掺杂浓度的顶部外延层，以充满所述V型沟槽；其中，所述第二掺杂浓度大于所述第一掺杂浓度。2.如权利要求1所述的制备ESD器件的方法，其特征在于，所述硅衬底的上表面还覆盖有栅极堆叠结构；所述栅极堆叠结构嵌入设置于所述介质层中。3.如权利要求1所述的制备ESD器件的方法，其特征在于，所述介质层的材质为氮化硅。4.如权利要求1所述的制备ESD器件的方法，其特征在于，所述硅衬底的上表面的晶面为(100)，所述V型沟槽的侧壁的晶面为(110)或(111)。5.如权利要求1所述的制备ESD器件的方法，其特征在于，所述V型沟槽的深度为30～100nm。6.如权利要求1所述的制备ESD器件的方法，其特征在于，所述ESD器件为NMOS类型的ESD器件或PMOS类型的ESD器件。7.如权利要求6所述的制备ESD器件的方法，其特征在于，所
\t述方法还包括：所述ESD器件为NMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为碳化硅；所述ESD器件为PMOS类型的ESD器件时，所述底部外延层和所述顶部外...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31