半导体结构的形成方法技术

本发明专利技术提供了一种半导体结构的形成方法，包括：在半导体衬底上形成隧穿层后，在所述隧穿层上形成掺杂有N型离子的第一多晶硅层；之后刻蚀所述存储器区域上的第一多晶硅层，形成浮栅层；接着，在所述浮栅层上形成第一绝缘层后，在所述半导体衬底上形成的第二多晶硅层，所述第二多晶硅层覆盖所述浮栅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，在所述存储器区域的半导体衬底上形成位于所述浮栅层一侧的选择栅层，所述浮栅层与选择栅层之间形成有间隙。相比于现有工艺，本发明专利技术有效简化浅表面沟道晶体管结构的分栅式闪存的制造工艺，从而降低制造难度，以及工艺成本。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法。
技术介绍
分栅式闪存是一种常用的非易失性半导体存储器，其以无过擦除效应、电路设计相对简单，以及低压、高速的运作特点已成为存储器件的主流技术，被广泛应用于诸如智能卡、SIM卡、微控制器、手机等电子产品中。参考图1所示，分栅式闪存半导体衬底10；位于半导体衬底10上的隧穿层11、位于所述隧穿层11上的浮栅21，浮栅21上的绝缘层22、位于所述绝缘层22上的控制栅23，以及位于所述隧穿层11上，且位于所述浮栅21和控制栅23一侧的选择栅24。先前工艺中，所述分栅式闪存多为埋层沟道晶体管(Burried channel MOS)结构，其包括：N肼、N型浮栅和N型选择栅结构；然随着对于分栅式闪存数器读写速度要求的提升，现今研发出一种浅表面沟道晶体管(Surface channel MOS)结构的分栅式闪存，其包括：N肼、N型浮栅和P型选择栅，从而有效降低选择栅24的阈值电压，以提高分栅式闪存的读写速度。此外，在分栅式闪存使用时，通常会在其周围会设置外围电路(Periphery Circuit)。所述外围电路主要为逻辑电路，包括：高压晶体管与逻辑晶体管，其中所述高压晶体管的阈值电压大于所述逻辑晶体管的阈值电压。所述逻辑电路用以引入不同的电压，控制所述分栅式闪存进行数据写入、擦除和读取等操作。因而，在现有的分栅式闪存制造工艺中，在同一半导体衬底上往往同时进行分栅式闪存和高阈值电压晶体管以及逻辑晶体管制造工艺。其进步一步增加了浅表面沟道晶体管结构的分栅式闪存制造的难度。图2～7，为现有浅表面沟道晶体管结构的分栅式闪存的制造结构示意图，现有浅表面沟道晶体管结构的分栅式闪存的制造方法包括：先参考图2，提供半导体衬底100。所述半导体衬底100包括用于制造分栅式闪存的第一区域I、用于制造高压晶体管的第二区域II，以及用于制造逻辑晶体管的第三区域III；在所述第一区域I的半导体衬底内注入有N型离子，形成有N阱(图中未显示)；在所述第二区域II的半导体衬底内形成有用于形成P型高压晶体管的P阱，以及用于形成N型高压晶体管的N阱(图中未显示)；继续参考图2，在所述半导体衬底100上形成绝缘层110后，在所述第二区域II和第三区域III，以及部分第一区域I上形成第一掩模120，并向未覆盖所述第一掩模120的存储器区域I内注入P型离子，形成浮栅区域101，用于调整后续形成于所述浮栅区域上方的控制栅的阈值电压；接着参考图3，在所述第二区域II和第三区域III上形成第二掩模121后，以第二掩模121为掩模向第一区域I的半导体衬底100内再次注入P型离子，形成存储器区域102，用于进一步调整后续形成的浮栅和选择栅的阈值电压；参考图4，去除所述存储器区域102上的绝缘层后，在所述存储器区域102的半导体衬底100上形成隧穿层112，保留所述第二区域II和第三区域III上的绝缘层111。结合参考图5，在所述半导体衬底100上形成本征多晶硅层130后，在所述本征多晶硅层130上形成第三掩模122，露出浮栅区域101上方一侧的本征多晶硅层，并向露出的本征多晶硅层130内注入P型离子，形成选择栅多晶硅区域131。结合参考图6，在去除所述第三掩模122后，在所述选择栅多晶硅区域131上形成第四掩模123，并以所述第四掩模123为掩模向剩余的多晶硅层内注入N型离子，形成在不同区域掺杂有不同类型离子的多晶硅层132；结合参考图6和图7，在刻蚀掺杂有离子的多晶硅层132后，形成掺杂有N型离子的浮栅134和掺杂有P型离子的选择栅133，同时在所述第二区域II上形成掺杂有N型离子的栅极结构135，所述栅极结构135用于形成高压晶体管；形成选择栅133后，再于所述浮栅134和选择栅133上形成绝缘层，并于浮栅134上的绝缘层上形成控制栅等结构；之后，再于所述半导体衬底100上形成另一层多晶硅层(图中未显示)，再刻蚀所述多晶硅层，在第三区域III上形成逻辑器件。如上所述，在形成浅表面沟道晶体管结构的分栅式闪存的浮栅和选择栅的现有工艺中，参考图5和图6，因为在半导体衬底上形成本征多晶硅层130后，需要向本征多晶硅层不同区域内进行多次不同类型的离子注入步骤，后续用于形成掺杂有不同类型离子的N型浮栅和P型选择栅，且在多次离子注入步骤中，还需要在本征多晶硅层上进行多个掩模的形成和去除步骤，现有的浅表面沟道晶体管结构的分栅式闪存的制造工艺复杂，工艺成本大。为此，如何简化浅表面沟道晶体管结构的分栅式闪存的制造工艺是本领域技术人员亟需解决的问题。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法，从而简化浅表面沟道晶体管结构的分栅式闪存制造工艺。为解决上述问题，本专利技术提供一种半导体结构的形成方法，提供半导体衬底，所述半导体衬底包括用于形成分栅式闪存的第一区域；在所述半导体衬底上形成隧穿层；在所述隧穿层上形成掺杂有N型离子的第一多晶硅层；刻蚀所述第一区域上的第一多晶硅层，形成浮栅层；在所述浮栅层上形成第一绝缘层；在所述第一绝缘层及半导体衬底上覆盖第二多晶硅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，且在所述浮栅层一侧的第一区域半导体衬底上形成选择栅层；向所述选择栅层内掺杂P型离子。可选地，在刻蚀所述第一多晶硅层形成浮栅层之后，形成所述第一绝缘层之前，所述半导体结构的形成方法还包括：去除位于所述浮栅层周边的隧穿层露出所述半导体衬底表面，之后在所述第一区域内，露出的半导体衬底
表面上形成第二绝缘层；在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第二绝缘层上。可选地，所述第二绝缘层为氧化硅层。可选地，形成所述第二绝缘层的工艺为热氧化工艺。可选地，所述第二绝缘层的厚度为可选地，形成第一绝缘层的步骤包括：在所述浮栅层上依次形成第一氧化硅层、氮化硅层以及第二氧化硅层。可选地，刻蚀所述第二多晶硅层，形成选择栅层的步骤包括：刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，同时在所述第一区域上，形成位于所述浮栅层的一侧的第三多晶硅层；所述第三多晶硅层和所述浮栅层之间形成间隙；刻蚀所述第三多晶硅层，形成所述选择栅层。可选地，刻蚀所述第二多晶硅层，形成所述控制栅层和第三多晶硅层后，在所述第一区域上露出部分所述第一绝缘层；在刻蚀所述第三多晶硅层前，所述形成方法还包括：去除所述第一区域上露出的所述第一绝缘层和对应的第二绝缘层，以露出所述半导体衬底；在露出的所述半导体衬底表面形成第三绝缘层。可选地，所述第三绝缘层的材料为氧化硅。可选地，所述第三绝缘层的厚度为可选地，所述第三绝缘层的形成方法为热氧化工艺。可选地，所述半导体衬底还包括第二区域，用于形成第一器件；在形成所述第一多晶硅层前，所述形成方法还包括，在所述第二区域上形成第四绝缘层；形成所述第一多晶硅层的步骤还包括：所述第一多晶硅层还覆盖在所述第二区域上；刻蚀所述第一多晶硅层以形成浮栅层的步骤还包括：刻蚀所述第二区域上的第一多晶硅层形成第一栅极层；在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第一栅极层上；在所述半导体衬底上形成第二多晶硅层的步骤包括：使所述第二多晶硅层覆盖所述第二区域，且所述第二多晶硅层本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括用于形成分栅式闪存的第一区域；在所述半导体衬底上形成隧穿层；在所述隧穿层上形成掺杂有N型离子的第一多晶硅层；刻蚀所述第一区域上的第一多晶硅层，形成浮栅层；在所述浮栅层上形成第一绝缘层；在所述第一绝缘层及半导体衬底上覆盖第二多晶硅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，且在所述浮栅层一侧的第一区域半导体衬底上形成选择栅层；向所述选择栅层内掺杂P型离子。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括用于形成分栅式闪存的第一区域；在所述半导体衬底上形成隧穿层；在所述隧穿层上形成掺杂有N型离子的第一多晶硅层；刻蚀所述第一区域上的第一多晶硅层，形成浮栅层；在所述浮栅层上形成第一绝缘层；在所述第一绝缘层及半导体衬底上覆盖第二多晶硅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，且在所述浮栅层一侧的第一区域半导体衬底上形成选择栅层；向所述选择栅层内掺杂P型离子。2.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一多晶硅层形成浮栅层之后，形成所述第一绝缘层之前，所述半导体结构的形成方法还包括：去除位于所述浮栅层周边的隧穿层露出所述半导体衬底表面，之后在所述第一区域内，露出的半导体衬底表面上形成第二绝缘层；在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第二绝缘层上。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二绝缘层为氧化硅层。4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第二绝缘层的工艺为热氧化工艺。5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二绝缘层的厚度为6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一绝缘层的步骤包括：在所述浮栅层上依次形成第一氧化硅层、氮化硅层以及第
\t二氧化硅层。7.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二多晶硅层，形成选择栅层的步骤包括：刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，同时在所述第一区域上，形成位于所述浮栅层的一侧的第三多晶硅层；所述第三多晶硅层和所述浮栅层之间形成间隙；刻蚀所述第三多晶硅层，形成所述选择栅层。8.如权利要求7所述的半导体结构的形成方法，其特征在于，刻蚀所述第二多晶硅层，形成所述控制栅层和第三多晶硅层后，在所述第一区域上露出部分所述第一绝缘层；在刻蚀所述第三多晶硅层前，所述形成方法还包括：去除所述第一区域上露出的所述第一绝缘层和对应的第二绝缘层，以露出所述半导体衬底；在露出的所述半导体衬底表面形成第三绝缘层。9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第三绝缘层的材料为氧化硅。10.如权...

【专利技术属性】
技术研发人员：杨震，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31