存储器结构及其制造方法技术

本发明专利技术公开了一种存储器结构及其制造方法。这种存储器结构包括一基板及一电阻。基板具有一沟道。电阻设置于该沟道中。电阻包括一主体及二连接部。主体包括一底部及二顶部。底部位于沟道中，顶部彼此分开地位于底部上。连接部分别位于二顶部上。连接部的电阻系数小于主体的电阻系数。

【技术实现步骤摘要】

本专利技术是有关于一种半导体结构及其制造方法，特别是有关于一种存储器结构及其制造方法。
技术介绍
电阻广泛地应用于各种半导体装置中。举例来说，在存储器装置中所使用的电阻包括阻抗值较高的电阻以及阻抗值较低的电阻。一般来说，在二维的存储器装置中，以浮栅型的电阻作为阻抗值较高的电阻，并以控制栅型的电阻作为阻抗值较低的电阻。使用于三维存储器装置中的电阻，特别是阻抗值较高的电阻，则仍在发展中。
技术实现思路
本专利技术提供一种包括新型电阻的存储器结构及其制造方法。此种电阻的制造方法可与存储器的阵列区的制造方法整合。根据一些实施例，一种存储器结构包括一基板及一电阻。基板具有一沟道。电阻设置于该沟道中。电阻包括一主体及二连接部。主体包括一底部及二顶部。底部位于沟道中，顶部彼此分开地位于底部上。连接部分别位于二顶部上。连接部的电阻系数(resistivity)小于主体的电阻系数。根据一些实施例，一种存储器结构的制造方法包括下列步骤。首先，在一基板中形成一沟道。形成一电阻的一主体。该主体包括一底部及二顶部。底部位于沟道中，顶部彼此分开地位于底部上。接着，在主体的二顶部上分别形成电阻的二连接部。连接部分的电阻系数低于主体的电阻系数。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1为根据本专利技术实施例的存储器结构的示意图。图2A～图11C为根据本专利技术实施例的存储器结构制造方法的各个步骤的示意图。图12A～图12B为根据本专利技术一实施例的存储器结构的电阻配置的示意图。图13A～图13B为根据本专利技术另一实施例的存储器结构的电阻配置的示意图。【符号说明】102：基板104：电阻106：主体108：底部110、112：顶部114、116：连接部118：介电层120、122：接点202：基板204：氧化物层206：光刻胶208：介电层210：主体材料层212：保护层214：主体216：底部218、220：顶部222：光刻胶224：覆盖层226：覆盖层228：第一介电材料层230：金属层232：连接材料层234、236：连接部238：第二介电材料层240：接点242：势垒层244：金属层302：电阻304、306：连接部308：接点402：电阻404、406：连接部408：接点L1、L2、L3：长度T：沟道W：宽度具体实施方式请参照图1，其绘示根据本专利技术实施例的存储器结构。这种存储器结构包括一基板102及一电阻104。基板102可以是硅基板。基板102具有一沟道T。电阻104设置于沟道T中。在此，电阻104可有部分凸出于沟道T之外，但仍属于「设置于沟道T中」这个特征所包括的范围。电阻104包括一主体106及二连接部114、116。主体106包括一底部108及二顶部110、112。底部108位于沟道T中。顶部110、112彼此分开地位于底部108上。在一实施例中，如此的配置使得主体106具有一剖面实质上为U形形状。连接部114、116分别位于顶部110、112上。连接部114、116的电阻系数小于主体106的电阻系数。在一实施例中，主体106是由掺杂量为1016cm-3～1020cm-3的掺杂多晶硅所形成(可为p型或n型)，连接部114、116是由金属硅化物所形成，例如CoSi、NiSi、TiSi等等。此时，金属硅化物的电阻值相对于掺杂多晶硅
的电阻值可忽略不计。因此，电阻104的有效长度基本上为连接部114到底部108之间的长度L1、顶部110、112之间的长度L2、及底部108到连接部116之间的长度L3加总的长度，而电阻104的有效宽度基本上为沟道的宽度W。如此一来，可通过调整这些尺寸来改变电阻104的电阻值。在一实施例中，存储器结构还可包括一介电层118，位于电阻104与基板102之间。介电层118可以具有氧化物-氮化物-氧化物(ONO)结构。在一实施例中，介电层118存储器结构还可包括二接点120、122，分别位于连接部114、116上。图2A～图11C绘示根据本专利技术实施例的存储器结构制造方法的各个步骤，其中以「B」及「C」所指示的图分别是取自由「A」所指示的图中的1-1’线及2-2’线的剖面图。请参照图2A～图2B，在一基板202中形成沟道T。具体来说，基板202可包括阵列区及周边区，而沟道T是形成在周边区。基板202可例如是硅基板。可在基板上形成一氧化物层204，沟道T亦贯穿氧化物层204。沟道T例如可利用光刻胶206以刻蚀方式来形成。接着，形成一电阻的一主体214(示于图5A～图5B)。主体214包括一底部216及二顶部218、220。底部216位于沟道T中。顶部218、220彼此分开地位于底部216上。请参照图3A～图3B，在基板202上及沟道T中形成一主体材料层210。在一实施例中，若是在周边区形成电阻的工艺与在阵列区形成存储器阵列的工艺同步进行，则在形成主体材料层210之前，可先在基板202上及沟道T中共形形成一介电层208。介电层208可以具有氧化物-氮化物-氧化物(ONO)结构，通过沉积来形成。主体材料层210可以是由掺杂硅所形成。举例来说，主体材料层210可以是由掺杂量为1016cm-3～1020cm-3的p型或n型掺杂多晶硅所形成。主体材料层210可以通过沉积来形成。在沉积介电层208及主体材料层210时，可能在周边区中并非预定形成电阻的区域也沉积了这二层，因此需要一移除步骤。或者，在阵列区及周边区中并非预定形成电阻的区域可能进行其他处理。在这样的时候，请参照图4A～图4B，在预定形成电阻的区域上方以一保护层212避免受到结构损害。保护层212可例如是光刻胶。请参照图5A～图5B，图案化主体材料层210，以形成主体214的底部216及顶部218、220。这个图案化步骤例如可利用光刻胶222以刻蚀方式来进行。在一实施例中，位于沟道T中的主体材料层210，即使不用于构成电阻的底部216，也不会被移除。在本实施例中，底部216及顶部218、220是以一体的方式形成，底部216及顶部218、220之间不夹有其他的层。再接着，在主体214的顶部218、220上分别形成电阻的二连接部234、236(示于图10A～图10B)。连接部分234、236的电阻系数低于主体214的电阻系数。请参照图6A～图6B，在基板202及主体214的顶部218、220上共形形成二覆盖层224、226。覆盖层224可为氧化物层，覆盖层226可为氮化物(例如SiNx)层。请参照图7A～图7B，在覆盖层224、226的凹入处形成一第一介电材料层228。第一介电材料层228可为氧化物层。第一介电材料层228例如可通过沉积及化学机械研磨(Chemical Mechanical Polishing，CMP)来进行。化学机械研磨可在接触到覆盖层226时停止。请参照图8A～图8B，移除覆盖层224、226的一部分，暴露出顶部218、220。这个移除步骤例如可通过刻蚀来进行。接着请参照图9A～图9B，在暴露出的顶部218、220上沉积一金属层230。金属层230例如可为钴(Co)层、镍(Ni)层或钛(Ti)层等等。请参照图10A～图10B，使暴露出的顶部218、220与金属层230反应，在顶本文档来自技高网...

【技术保护点】
一种存储器结构，包括：一基板，具有一沟道；以及一电阻，设置于该沟道中，该电阻包括：一主体，包括一底部及二顶部，该底部位于该沟道中，该二顶部彼此分开地位于该底部上；及二连接部，分别位于该二顶部上，该二连接部的电阻系数小于该主体的电阻系数。

【技术特征摘要】
1.一种存储器结构，包括：一基板，具有一沟道；以及一电阻，设置于该沟道中，该电阻包括：一主体，包括一底部及二顶部，该底部位于该沟道中，该二顶部彼此分开地位于该底部上；及二连接部，分别位于该二顶部上，该二连接部的电阻系数小于该主体的电阻系数。2.根据权利要求1所述的存储器结构，其中该主体是由掺杂量为1016cm-3～1020cm-3的掺杂多晶硅所形成，该二连接部是由金属硅化物所形成。3.根据权利要求1所述的存储器结构，更包括：一介电层，位于该电阻与该基板之间。4.根据权利要求1所述的存储器结构，更包括：二接点，分别位于该二连接部上。5.根据权利要求1所述的存储器结构，包括多个该电阻，这些电阻并排设置，且这些电阻的任一者与其相邻二者分别只以该二连接部的其中一者相连接，以形成一串行电路。6.根据权利要求1所述的存储器结构，包括多个该电阻，这些电阻并排设置，且这些电阻的任一者与其相邻者以该二连接部相连接，以形成并联电路。7.一种存储...

【专利技术属性】
技术研发人员：叶腾豪，胡志玮，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71