半导体装置封装和其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置封装，其包含衬底、第一电组件、第二电组件和設置于所述衬底的顶部表面上的导电框架。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述导电框架覆盖所述第一电组件，且包含所述导电框架的所述顶部部分中的至少一个开口，所述开口中的一者暴露所述第二电组件。所述导电框架的所述顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述半导体装置封装进一步包含与所述导电框架的所述顶部部分的所述顶部表面、所述导电框架的所述边沿的外部侧向表面和所述第二电组件的所述顶部表面接触的电磁干扰屏蔽体。

【技术实现步骤摘要】

本专利技术涉及半导体装置封装和其制造方法，且更特定来说，涉及具有屏蔽罩盖的半导体装置封装和其制造方法。
技术介绍
在至少部分地由针对增强处理速度和较小大小的需求的驱动下，半导体装置已变得越来越复杂。增强的处理速度往往会涉及较高时钟速度，其可涉及信号电平之间更频繁的转换，此又可导致以较高频率或较短波长的较高电平的电磁发射。电磁发射可从源半导体装置辐射，且可入射于邻近半导体装置上。如果邻近半导体装置处的电磁发射的电平充分高，那么这些发射可不利地影响所述邻近半导体装置的操作。此现象有时被称作电磁干扰(EMI)。较小设定大小的半导体装置可通过在总电子系统内提供较高密度的半导体装置而使EMI加剧，且因此使邻近半导体装置处较高电平的非所要电磁发射加剧。减少EMI的一个方式为屏蔽半导体装置封装内的一组半导体装置。特定来说，屏蔽可通过包含电接地并固定到封装外部的导电壳体或外壳而实现。当来自封装内部的电磁发射撞击壳体的内部表面时，这些发射的至少一部分可经电短接，由此减小可通过壳体并不利地影响邻近半导体装置的发射的电平。类似地，当来自邻近半导体装置的电磁发射撞击壳体的外部表面时，类似电短接可发生以减少封装内的半导体装置的EMI。然而，EMI屏蔽增大半导体装置封装的总大小，且因此可能不满足由高密度集成电路的发展所引起的需求。
技术实现思路
根据本专利技术的实施例，半导体装置封装包含衬底、第一电组件、第二电组件、导电框架和电磁干扰屏蔽体。衬底具有顶部表面。第一电组件设置于所述衬底的顶部表面上。第二电组件设置于所述衬底的顶部表面上。第二电组件具有顶部表面。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述顶部部分具有顶部表面。导电框架设置于所述衬底的顶部表面上以覆盖第一电组件。导电框架界定导电框架的顶部部分
中的至少一个开口。至少一个开口暴露第二电组件。所述导电框架的顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述电磁干扰屏蔽体与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。根据本专利技术的实施例，制造半导体装置封装的方法包括：(a)提供具有顶部表面的衬底；(b)将第一电组件和第二电组件附接在衬底的顶部表面上，所述第二电组件具有顶部部分；(c)将导电框架放置在衬底的顶部表面上以覆盖第一电组件，所述导电框架包含顶部部分和大体上垂直于所述顶部部分的边沿，所述顶部部分具有顶部表面，所述导电框架界定导电框架的顶部部分中的至少一个开口，至少一个开口暴露所述第二电组件，且导电框架的顶部部分的顶部表面大体上与第二电组件的顶部表面共面；(d)将电磁干扰屏蔽体放置在导电框架上以与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。附图说明图1A说明根据本专利技术的实施例的半导体装置封装的横截面图。图1B说明根据本专利技术的实施例的半导体装置封装的俯视图。图2A、图2B和图2C说明根据本专利技术的实施例的制造程序。贯穿图式和详细描述使用共享参考数字以指示相同或类似组件。根据结合附图的以下详细描述，本专利技术将更为显而易见。具体实施方式由于呈外壳或壳体形式的EMI屏蔽增大半导体封装的大小，因此相反地指示此类屏蔽用于小半导体装置内的实施方案。本专利技术描述适用于较小半导体装置封装的EMI屏蔽技术，此另外减少制造成本。图1A说明根据本专利技术的实施例的半导体装置封装1的横截面图。半导体装置封装1包含衬底10，多个有源电组件12、12'，多个其它电组件13、23、33，导电框架14和EMI屏蔽体16。衬底10具有顶部表面101、与顶部表面101相反的底部表面102，和侧向表面103。侧向表面103在衬底10的外围边缘处，且在顶部表面101与底部表面102之间延伸。举例来说，衬底10可为印刷电路板，例如纸基铜箔层合物、复合物铜箔层合物或浸渍聚合物的基于玻璃纤维的铜箔层合物。衬底10可包含互连结构(图1A中未绘示)，例如，重布层(RDL)，以用于设置在衬底10的顶部表面101上的电组件13、23、33和/或有源
电组件12、12'之间的电连接。有源电组件12设置在衬底10的顶部表面101上。有源电组件12可为覆晶类型的半导体装置。根据本专利技术的另一实施例，有源电组件12可为线接合类型的半导体装置。举例来说，有源电组件12可为集成芯片(IC)或裸片。有源电组件12的电接点12a由用于保护电接点12a的底胶11包覆。举例来说，底胶11可为环氧树脂或其它合适的材料。电组件13、23、33设置在衬底10的顶部表面101上。举例来说，电组件13、23、33可为电容器、电阻器、电感器或其组合。电组件13具有两个电接点(电极)13a和13b，其各自分别具有表面13a1、13b1。导电框架14具有顶部部分141、边沿(栅栏)142和至少一个隔室143。顶部部分141具有顶部表面1411。边沿142和隔室143大体上垂直于顶部部分141。导电框架14设置在衬底10的顶部表面101上以覆盖有源电组件12、12'和电组件33。导电框架14的顶部部分141具有至少一个开口14h以暴露电组件13、23。导电框架14的顶部部分141的顶部表面1411大体上与第一电组件13的表面13a1、13b1共面，所述第一电组件为在半导体装置封装1中垂直延伸之最高组件，其中术语“垂直地”指图1A中所绘示的定向。导电框架14可包含一或多种金属，或其混合物、合金，或其它组合。导电框架14经由连接部件17设置在衬底10的顶部表面101上。即，导电框架14经由连接部件17电连接到衬底10的接地平面。举例来说，连接部件17可为导电接合材料。连接部件17通过等于或小于约0.2毫米(mm)的距离D而与有源电组件12分离，所述距离D例如小于或等于约0.19mm、约0.18mm、约0.17mm、约0.16mm、约0.15mm、约0.14mm、约0.13mm、约0.12mm、约0.11mm或约0.1mm。隔室143从导电框架14的顶部部分141延伸以使有源电组件12与设置于衬底10的顶部表面101上的有源电组件12'分离。隔室143减小由有源电组件12'(例如，EMI或串音)所产生的电磁发射对有源电组件12的影响，且反之亦然。隔室143可进一步使第一组电组件13、33与设置于衬底10的顶部表面101上的第二组电组件23分离，从而减小由电组件13、33所产生的电磁发射对电组件23的影响，且反之亦然。举例来说，第一图案15可为条形码或其它辨识码(例如，快速响应(QR)码)，其表示对应于半导体装置封装1的信息，例如半导体装置封装1的序号和衬底10的单元数目。在一实施例中，第一图案15可从顶部表面1411形成到导电框架14的顶部部分141中。换句话说，导电框架14的顶部部分141大体上与第一图案15的顶部表面共面且EMI屏蔽体16直接接触第一图案15。举例来说，第一图案15可通过激光技术或其它合适的
技术形成。EMI屏蔽体16设置于导电框架14的外表面上。EMI屏蔽体16与导电框架14的顶部部分141的顶部表面1411、导电框架14的边沿142的外部侧向表面1421和第一电组件13的表面13a1、13b1接触。EMI屏蔽体1本文档来自技高网...

【技术保护点】
一种半导体装置封装，其包括：衬底，其具有顶部表面；第一电组件，其设置于所述衬底的所述顶部表面上；第二电组件，其设置于所述衬底的所述顶部表面上，所述第二电组件具有顶部表面；导电框架，其界定顶部部分和大体上垂直于所述顶部部分的边沿，所述顶部部分具有顶部表面，所述导电框架设置于所述衬底的所述顶部表面上以覆盖所述第一电组件，所述导电框架包含所述导电框架的所述顶部部分中的至少一个开口，所述至少一个开口暴露所述第二电组件，且所述导电框架的所述顶部部分的所述顶部表面大体上与所述第二电组件的所述顶部表面共面；以及电磁干扰屏蔽体，其与所述导电框架的所述顶部部分的所述顶部表面、所述导电框架的所述边沿的外部侧向表面和所述第二电组件的所述顶部表面接触。

【技术特征摘要】
2015.03.23 US 14/665,8001.一种半导体装置封装，其包括：衬底，其具有顶部表面；第一电组件，其设置于所述衬底的所述顶部表面上；第二电组件，其设置于所述衬底的所述顶部表面上，所述第二电组件具有顶部表面；导电框架，其界定顶部部分和大体上垂直于所述顶部部分的边沿，所述顶部部分具有顶部表面，所述导电框架设置于所述衬底的所述顶部表面上以覆盖所述第一电组件，所述导电框架包含所述导电框架的所述顶部部分中的至少一个开口，所述至少一个开口暴露所述第二电组件，且所述导电框架的所述顶部部分的所述顶部表面大体上与所述第二电组件的所述顶部表面共面；以及电磁干扰屏蔽体，其与所述导电框架的所述顶部部分的所述顶部表面、所述导电框架的所述边沿的外部侧向表面和所述第二电组件的所述顶部表面接触。2.根据权利要求1所述的半导体装置封装，其中所述第一电组件包含多个电接点，进一步包括底胶以包覆所述多个电接点。3.根据权利要求1所述的半导体装置封装，其中所述导电框架经由连接部件设置于所述衬底的所述顶部表面上。4.根据权利要求3所述的半导体装置封装，其中所述连接部件通过等于或小于0.2毫米的距离而与所述第一电组件分离。5.根据权利要求1所述的半导体装置封装，其进一步包括形成于所述导电框架的所述顶部部分中的图案。6.根据权利要求1所述的半导体装置封装，其进一步包括形成于所述电磁干扰屏蔽体中的图案。7.根据权利要求1所述的半导体装置封装，其进一步包括形成于所述电磁干扰屏蔽体
\t的底部表面上的至少一个绝缘垫，其中所述至少一个绝缘垫中的每一者接触所述第二电组件的所述顶部表面。8.根据权利要求1所述的半导体装置封装，其进一步包括设置于所述衬底的所述顶部表面上的第三电组件，其中所述导电框架包含从所述导电框架的所述顶部部分延伸的至少一个隔室以使所述第一电组件与所述第三电组件分离。9.根据权利要求1所述的半导体装置封装，其中所述第二电组件在所述半导体封装中垂直延伸最高。10.一种制造半导体装置封装的方法，其包...

【专利技术属性】
技术研发人员：杨焘境，黄国峰，粘为裕，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71