时钟生成电路制造技术

本发明专利技术的实施例提供一种时钟生成电路，包括两相不重叠时钟生成电路、反相器和延时电路。两相不重叠时钟生成电路被配置为：基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号。在时钟周期内的第一时间段和第二时间段期间，第一相位时钟信号和第二相位时钟信号对应于相同的逻辑值。反相器被配置为基于输入时钟信号来生成反相时钟信号。延时电路被配置为基于输入时钟信号来生成非反相时钟信号。延时电路具有足以使第一时间段和第二时间段之间的差值小于预定容差的预定延时。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，更具体地，涉及时钟生成电路。
技术介绍
一对两相不重叠的时钟信号包括不同时具有预定逻辑值的两个时钟信号。不重叠的时钟信号已被用在许多电路应用中，诸如电荷泵、滤波器或具有开关电容器配置的放大器或其他应用。在许多应用中，基于处理单输入时钟信号来产生一对两相不重叠的时钟信号。
技术实现思路
本专利技术的实施例提供了一种时钟生成电路，包括：两相不重叠时钟生成电路，配置为基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号，在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值，并且在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；反相器，配置为基于输入时钟信号来生成所述反相时钟信号；以及延时电路，配置为基于所述输入时钟信号来生成所述非反相时钟信号，所述延时电路具有足以使所述第一时间段和所述第二时间段之间的差值小于预定容差的预定延时。本专利技术的实施例还提供了一种时钟生成电路，包括：第一逻辑门，具有第一输入端、第二输入端和输出端；第二逻辑门，具有第一输入端、第二输入端和输出端；第一反相器，具有输入端和输出端，所述第一反相器的输出端与所述第二逻辑门的第一输入端电耦合；第一延时电路，具有输入端和输出端，所述第一延时电路的输入端与所述第一逻辑门的输出端电耦合，并且所述第一延时电路的输出端与所述第二逻辑门的第二输入端电
耦合；第二延时电路，具有输入端和输出端，所述第二延时电路的输入端与所述第二逻辑门的输出端电耦合，并且所述第二延时电路的输出端与所述第一逻辑门的第二输入端电耦合；以及第三延时电路，具有输入端和输出端，所述第三延时电路的输入端与所述第一反相器的输入端电耦合，并且所述第三延时电路的输出端与所述第一逻辑门的第一输入端电耦合，其中所述第一反相器被配置为导致所述第一反相器的输出端与所述第一反相器的输入端之间的反相延时；所述第三延时电路被配置为导致所述第三延时电路的输出端与所述第三延时电路的输入端之间的非反相延时；和所述反相延时和所述非反相延时之间的差值在预定容差内。本专利技术的实施例还提供了一种生成第一相位时钟信号和第二相位时钟信号的方法，所述方法包括：基于输入时钟信号，由反相器生成反相时钟信号，所述输入时钟信号具有预定频率；基于所述输入时钟信号，由第一延时电路生成非反相时钟信号，所述第一延时电路具有预定延时；以及基于所述非反相时钟信号和所述反相时钟信号，由两相不重叠时钟生成电路生成所述第一相位时钟信号和所述第二相位时钟信号，其中在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值；在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；所述时钟周期具有所述预定频率的倒数的时间段；和所述预定延时被设置为足以使所述第一时间段和所述第二时间段之间的差值小于预定容差。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A是根据一个或多个实施例的示出一对两相不重叠的时钟信号的应用的电荷泵和时钟生成电路的功能框图。图1B是根据一个或多个实施例的图1A中的该对两相不重叠的时钟信号的时序图。图2A是根据一个或多个实施例的可用于图1A中描绘的电路中的示例性时钟生成电路的示意图。图2B是根据一个或多个实施例的图2A中的时钟生成电路中的各个信号的时序图。图3A是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路的时钟生成电路中的反相器的示意图。图3B至图3D是根据一个或多个实施例的可用于诸如图2A中描绘的时钟生成电路的时钟生成电路中的各个示例性延时电路的示意图。图4A是根据一个或多个实施例的可用于图1A中描绘的电路中的另一示例性时钟生成电路的示意图。图4B是根据一个或多个实施例的图4A的时钟生成电路中的各个信号的时序图。图5是根据一些实施例的操作诸如图2A或图4A中描绘的时钟生成电路的时钟生成电路的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上”、“上部”等空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间关系描述符可以同
样地作出相应的解释。根据本专利技术的一些实施例，延时电路和反相器用于基于相同的时钟输入信号来生成非反相时钟信号和反相时钟信号。两相不重叠时钟生成电路基于非反相时钟信号和反相时钟信号来生成两个不重叠时钟信号。根据本专利技术的一些实施例，设置延时电路的延时以提高生成的不重叠时钟信号的波形的对称性。图1A是根据一个或多个实施例的示出一对两相不重叠时钟信号CLKφ1和CLKφ2的应用的电荷泵110和时钟生成电路120的功能框图。电荷泵110包括电源电压节点112、泵升电压(pumped voltage)节点114、第一时钟输入节点116和第二时钟输入节点118。电荷泵110配置为：基于从电源电压节点112处的电源电压VDD提供并且由第一时钟输入节点116处的时钟信号CLKφ1和第二时钟输入节点118处的时钟信号CLKφ2控制的能量，在泵升电压节点114处生成泵升电压VPP。时钟生成电路120包括输入时钟节点122、第一输出时钟节点124和第二输出时钟节点126。时钟生成电路120配置为：基于输入时钟信号CLKIN，在第一输出时钟节点124处生成时钟信号CLKφ1并且在第二输出时钟节点126处生成时钟信号CLKφ2。第一输出时钟节点124与第一时钟输入节点116电耦合，及第二输出时钟节点126与第二时钟输入节点118电耦合。在一些实施例中，输入时钟信号CLKIN具有预定频率和对应的周期，该周期是预定频率的倒数。在一些实施例中，时钟信号CLKφ1和CLKφ2也具有预定频率。图1B是根据一个或多个实施例的图1A中的该对两相不重叠时钟信号CLKφ1和CLKφ2的时序图。在从时刻t4至时刻t10的时钟周期130期间，时钟信号CLKφ1从时刻t4至时刻t6处于逻辑高，并且从时刻t6至时刻t10处于逻辑低；并且时钟信号CLKφ2从时刻t7至时刻t9处于逻辑高，并且从时刻t4至时刻t7和从时刻t9至t10处于逻辑低。时钟周期130具有等于输入时本文档来自技高网...

【技术保护点】
一种时钟生成电路，包括：两相不重叠时钟生成电路，配置为基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号，在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值，并且在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；反相器，配置为基于输入时钟信号来生成所述反相时钟信号；以及延时电路，配置为基于所述输入时钟信号来生成所述非反相时钟信号，所述延时电路具有足以使所述第一时间段和所述第二时间段之间的差值小于预定容差的预定延时。

【技术特征摘要】
2015.03.16 US 62/133,924;2016.01.21 US 15/003,3301.一种时钟生成电路，包括：两相不重叠时钟生成电路，配置为基于非反相时钟信号和反相时钟信号来生成第一相位时钟信号和第二相位时钟信号，在时钟周期内的第一时间段和第二时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于相同的逻辑值，并且在所述时钟周期的剩余时间段期间，所述第一相位时钟信号和所述第二相位时钟信号对应于不同的逻辑值；反相器，配置为基于输入时钟信号来生成所述反相时钟信号；以及延时电路，配置为基于所述输入时钟信号来生成所述非反相时钟信号，所述延时电路具有足以使所述第一时间段和所述第二时间段之间的差值小于预定容差的预定延时。2.根据权利要求1所述的时钟生成电路，其中所述输入时钟信号具有预定频率；所述时钟周期具有所述预定频率的倒数的时间段；以及所述预定容差是所述时钟周期的时间段的1.0％。3.根据权利要求1所述的时钟生成电路，其中所述反相器包括第一P型晶体管和第一N型晶体管，所述第一P型晶体管和所述第一N型晶体管串联电耦合，所述第一P型晶体管和所述第一N型晶体管的栅极与所述反相器的输入端电耦合，并且所述第一P型晶体管和所述第一N型晶体管的漏极与所述反相器的输出端电耦合；所述延时电路包括第二P型晶体管和第二N型晶体管，所述第二P型晶体管和所述第二N型晶体管并联电耦合在所述延时电路的输入端与所述延时电路的输出端之间；所述第一P型晶体管具有第一沟道宽度与沟道长度(W/L)比率；所述第一N型晶体管具有第二沟道宽度与沟道长度(W/L)比率；所述第二P型晶体管具有比所述第一沟道宽度与沟道长度(W/L)比率小的第三沟道宽度与沟道长度(W/L)比率；所述第二N型晶体管具有比所述第二沟道宽度与沟道长度(W/L)比
\t率小的第四沟道宽度与沟道长度(W/L)比率。4.根据权利要求3所述的时钟生成电路，其中所述第二P型晶体管的栅极被配置为接收足以使所述第二P型晶体管导通的第一信号；以及所述第二N型晶体管的栅极被配置为接收足以使所述第二N型晶体管导通的第二信号。5.根据权利要求1所述的时钟生成电路，其中所述延时电路包括多个P型晶体管和多个N型晶体管，所述多个P型晶体管串联电耦合在所述延时电路的输入端与所述延时电路的输出...

【专利技术属性】
技术研发人员：杨天骏，林志昌，黃明杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71