FinFET形成工艺和结构制造技术

本发明专利技术公开了FinFET以及用于形成FinFET的方法。在方法中，在衬底中形成第一沟槽。然后在第一沟槽中形成第一隔离区。在第一隔离区之间外延生长外延区。通过在所述外延区中进行蚀刻来形成第二沟槽，形成多个鳍。在第二沟槽中形成第二隔离区。一种结构，包括：衬底；位于衬底上的第一鳍；位于第一鳍上方的栅极电介质；以及位于栅极电介质上方的栅电极。第一鳍包括外延层，外延层具有小于1*104cm-3的堆垛层错缺陷密度。

【技术实现步骤摘要】

本专利技术涉及集成电路器件，更具体地，涉及FinFET形成工艺和结构。
技术介绍
晶体管是现代集成电路的关键部件。为满足越来越快的速度的需求，通常需要晶体管的驱动电流越来越大。由于晶体管的驱动电流通常与晶体管的栅极宽度成正比，所以优选具有较大栅极宽度的晶体管。然而，增大栅极宽度与减小半导体器件的尺寸的典型需求相冲突。通常开发鳍式场效应晶体管(FinFET)来解决这一问题。FinFET可具有增大的驱动电流但不会占用较大芯片面积的有利特点。然而，通常小尺寸的FinFET晶体管在其生产和制造期间会产生许多问题。
技术实现思路
为了解决现有技术中存在的问题，本专利技术提供了一种方法，包括：在衬底中形成第一沟槽；在所述第一沟槽中形成第一隔离区；在所述第一隔离区之间外延生长外延区；将所述外延区蚀刻成多个鳍，所述蚀刻形成第二沟槽；以及在所述第二沟槽中形成第二隔离区。在上述方法中，其中，将所述外延区蚀刻成多个鳍还包括：在所述外延区上方形成芯轴；在所述芯轴上共形地沉积介电层；去除所述介电层的水平部分；去除所述芯轴；以及在所述介电层的竖直部分之间的所述外延区中蚀刻所述第二沟槽。在上述方法中，其中，将所述外延区蚀刻成多个鳍还包括：在所述外延区上方形成芯轴；在所述芯轴上共形地沉积介电层；去除所述介电层的水平部分；去除所述芯轴；以及在所述介电层的竖直部分之间的所述外延区中蚀刻所述第二沟槽，其中，在所述外延区上方形成所述芯轴包括：在
所述衬底上方沉积芯层；在所述芯层上和所述外延区上方形成光刻胶部分，其中，所述光刻胶部分的宽度小于所述外延区的宽度；以及去除所述芯层的不在所述光刻胶部分之下的部分。在上述方法中，其中，还包括从所述多个鳍的每个去除端部。在上述方法中，其中，还包括从所述多个鳍的每个去除端部，其中，去除所述多个鳍的每个的端部包括从所述多个鳍的每个去除介于10纳米与1微米之间。在上述方法中，其中，在所述第一隔离区之间外延生长所述外延区包括外延生长第一材料，所述第一材料与所述衬底的材料晶格失配。在上述方法中，其中，外延生长所述外延区包括在所述衬底上方生长第一晶体层，以及在所述第一晶体层上方生长第二晶体层，所述第一晶体层包括SiGe，所述第二晶体层包括Si。根据本专利技术的另一方面，提供了一种方法，包括：在衬底上形成多个鳍，包括：在所述衬底中形成第一隔离区；在所述第一隔离区之间形成凹槽；在所述凹槽中外延生长外延区；在所述外延区中形成沟槽；以及在所述沟槽中形成第二隔离区；在所述多个鳍上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极。在上述方法中，其中，在所述衬底上形成所述多个鳍还包括从所述外延区的一部分去除端部。在上述方法中，其中，在所述衬底上形成所述多个鳍还包括从所述外延区的一部分去除端部，其中，从所述外延区去除所述端部包括从所述外延区的所述端部去除介于10纳米与1微米之间。在上述方法中，其中，在所述凹槽中外延生长所述外延区包括外延生长材料，所述材料与所述衬底的材料晶格失配。在上述方法中，其中，在所述凹槽中外延生长所述外延区包括在所述衬底上方生长第一晶体层，以及在所述第一晶体层上方生长第二晶体层，所述第一晶体层包括SiGe，所述第二晶体层包括Si。根据本专利技术的又一方面，提供了一种结构，包括：衬底，包括第一晶体材料；第一鳍，位于所述衬底上，所述第一鳍包括第一外延层，其中，
所述第一鳍的所述第一外延层具有小于1*104cm-3的堆垛层错缺陷密度；栅极电介质，位于所述第一鳍上方；以及栅电极，所述栅极电介质上方。在上述结构中，其中，所述第一鳍的所述第一外延层与所述第一外延层下面的材料晶格失配。在上述结构中，其中，所述第一外延层包括硅锗。在上述结构中，其中，所述第一鳍还包括设置在所述衬底与所述第一外延层之间的第二外延层。在上述结构中，其中，所述第一鳍还包括设置在所述衬底与所述第一外延层之间的第二外延层，其中，所述第二外延层包括SiGe。在上述结构中，其中，所述第一鳍还包括设置在所述衬底与所述第一外延层之间的第二外延层，其中，使所述第二外延层弛豫，并且所述第二外延层与所述第一外延层晶格失配。在上述结构中，其中，还包括位于所述衬底上的第二鳍。在上述结构中，其中，还包括位于所述衬底上的第二鳍，其中，所述第一鳍是N型器件的元件，并且所述第二鳍是P型器件的元件。附图说明当结合附图进行阅读时，根据下文的详细描述能够最好地理解本专利技术的各方面。应该注意，根据本行业的标准做法，各个部件未按照比例绘制。事实上，为了清楚的讨论，可任意地增大或减小各个部件的尺寸。图1、图2、图3A、图3B、图4至图8、图9A、图9B、图10、图11A、图11B、图12A、图12B、图13、图14A、图14B和图15至图17是根据一些实施例的制造FinFET的各个阶段的结构的视图。图18是根据一些实施例的制造FinFET器件的方法的流程图。具体实施方式以下公开提供了用于实施所提供的主题的不同特征的许多不同实施例或实例。为简化本专利技术，下文中描述部件和配置的具体实例。当然，这些仅仅是举例，并不旨在具有限制性。例如，在接下来的描述中，在第二部
件上方或上形成第一部件可包括第一部件和第二部件被形成为直接接触的实施例，并且也可包括在第一部件与第二部件之间形成额外的部件以使第一部件与第二部件不直接接触的实施例。另外，本专利技术可在各个实例中重复参考标号和/或字母。该重复的目的是为了简化和清楚，而且其本身并没有指示所讨论的各个实施例和/或构造之间的关系、另外，为易于描述，本文中可能使用空间关系术语，诸如“在···之下”、“在…下面”、“下面的”、“在…之上”、“上面的”以及类似用语以描述附图中所示的一个元件或部件与另一个(一些)元件或部件之间的关系。空间关系术语旨在包含除附图中所示的定向之外的使用或运行中的器件的不同定向。装置可按其他方式定向(旋转90度或处于其他定向)，并且本文中使用的空间关系描述符也可相应地予以解释。根据各个实施例，提供了鳍式场效应晶体管(FinFET)和形成鳍式场效应晶体管(FinFET)的方法。示出了形成FinFET的中间阶段。讨论了实施例的一些变化。尽管方法实施例按照特定的顺序讨论，其他多个方法实施例可按照任何逻辑顺序执行，并且可包括本文中所述的较少或较多的步骤。图1、图2、图3A、图4至图8、图9A、图10、图11A、图12A、图14A、图15和图16是根据示例性实施例的在制造FinFET中的中间阶段的截面图。图3B、图9B、图11B、图12B、图13和图14B是在制造FinFET中的中间阶段的自顶向下视图。图17是在后续制造之后的FinFET的不同的截面图。图18是图1至图17中所示的工艺的工艺流程。在图1(图18中的步骤1802)中，在衬底102上图案化第一光刻胶104。衬底102可为块体半导体衬底、绝缘体上半导体(SOI)衬底等，其可进一步为晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料的层，诸如衬底上的掩埋氧化物(BOX)、氧化硅等。衬底102的半导体材料可为：元素半导体，诸如硅、锗等；化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些化合物的组合等；或者类似材料。衬底102可掺本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底中形成第一沟槽；在所述第一沟槽中形成第一隔离区；在所述第一隔离区之间外延生长外延区；将所述外延区蚀刻成多个鳍，所述蚀刻形成第二沟槽；以及在所述第二沟槽中形成第二隔离区。

【技术特征摘要】
2014.10.17 US 14/517,5531.一种方法，包括：在衬底中形成第一沟槽；在所述第一沟槽中形成第一隔离区；在所述第一隔离区之间外延生长外延区；将所述外延区蚀刻成多个鳍，所述蚀刻形成第二沟槽；以及在所述第二沟槽中形成第二隔离区。2.根据权利要求1所述的方法，其中，将所述外延区蚀刻成多个鳍还包括：在所述外延区上方形成芯轴；在所述芯轴上共形地沉积介电层；去除所述介电层的水平部分；去除所述芯轴；以及在所述介电层的竖直部分之间的所述外延区中蚀刻所述第二沟槽。3.根据权利要求2所述的方法，其中，在所述外延区上方形成所述芯轴包括：在所述衬底上方沉积芯层；在所述芯层上和所述外延区上方形成光刻胶部分，其中，所述光刻胶部分的宽度小于所述外延区的宽度；以及去除所述芯层的不在所述光刻胶部分之下的部分。4.根据权利要求1所述的方法，还包括从所述多个鳍的每个去除端部。5.根据权利要求4所述的方法，其中，去除所述多个鳍的每个的端部包括从所述多个鳍的每个去除介于10纳米与1微米...

【专利技术属性】
技术研发人员：温宗尧，杨世海，王圣祯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71