半导体器件及其制造工艺制造技术

本发明专利技术提供了一种半导体器件，其包括位于半导体器件的栅极结构之上的介电层。半导体器件还包括导电互连件，其被配置成连接栅极结构和导电互连件之上的I/O区。半导体器件还包括设置在导电互连件和介电层之间的金属硅化物层，其中，金属硅化物是不同于导电互连件的金属的硅化物形式。本发明专利技术还提供了一种用于制造半导体器件的方法。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及半导体器件的导电互连件结构及其制造工艺。
技术介绍
随着半导体制造和加工工业已经发展至先进的技术节点，可以发现，集成度不断提高、器件部件减少、以及对器件性能的更高要求不断增强。在半导体芯片的制造工艺中，导电互连件结构广泛地用于电连接器件的不同部件和/或电连接外部电路。随着特征尺寸的持续缩小，对导电互连件的可靠性和性能的要求变得更严格。研究先进的制造技术以提高导电互连件的完整性和半导体芯片的系统性能。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件，包括：介电层，位于半导体器件的栅极结构之上；导电互连件，被配置成连接栅极结构和位于导电互连件之上的I/O区；以及金属硅化物层，设置在导电互连件和介电层之间，金属硅化物为不同于导电互连件的金属的硅化物形式。优选地，该半导体器件还包括：导电层，设置在导电互连件和金属硅化物层之间，其中，导电层是金属。优选地，该半导体器件还包括：硅层，位于介电层内部，其中，硅层位于金属硅化物层和介电层之间。优选地，硅层还设置在金属硅化物层的外围上。优选地，导电互连件的热膨胀系数(CTE)大于金属硅化物层的CTE，并且金属硅化物层的CTE大于介电层的CTE。优选地，导电层包括钴、镍、钨、钼、钛、铂和钽中的一个。优选地，导电互连件包括铜。优选地，介电层和金属硅化物层之间的厚度的比率在1至200之间。根据本专利技术的另一方面，提供了一种半导体器件，包括：第一介电层；导电互连件，设置在第一介电层内；金属硅化物层，设置在导电互连件之上；硅层，设置在金属硅化物层的外围上；以及第二介电层，设置在金属硅化物层和硅层之上。优选地，硅层设置在金属硅化物层和第二介电层之间。优选地，导电互连件的热膨胀系数(CTE)大于金属硅化物层的CTE，并且金属硅化物层的CTE大于第一介电层和第二介电层的CTE。优选地，导电互连件包括第一金属，并且金属硅化物层是不同于第一金属的第二金属的硅化物形式。优选地，第二金属包括钴、镍、钨、钼、钛、铂和钽中的一个。优选地，该半导体器件还包括：导电层，导电层包括第二金属，并且设置在导电互连件和金属硅化物层之间。根据本专利技术的又一方面，提供了一种用于制造半导体器件的方法，包括：提供衬底；在衬底上形成栅极结构；在半导体器件的栅极结构之上形成第一介电层；在第一介电层的沟槽中形成导电互连件，从而暴露出导电互连件的未被第一介电层覆盖的表面；在暴露表面上形成导电材料；以及通过使导电材料和硅发生反应，将金属硅化物层形成为导电材料的硅化物形式。优选地，通过使导电材料和硅发生反应将金属硅化物层形成为导电材料的硅化物形式还包括加热衬底。优选地，该方法还包括：在导电材料上形成第二介电层，并且在形成第二介电层期间硅被转移至金属硅化物层内。优选地，该方法还包括：在导电材料上形成硅层，其中，硅层提供用于形成金属硅化物层的硅。优选地，该方法还包括：在硅层上形成第二介电层。优选地，在硅层上形成第二介电层期间，将金属硅化物层形成为导电材料的硅化物形式。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各个部件。实际上，为了清楚地讨论，可以任意地增加或减小各个部件的尺寸。图1A至图1L是根据本专利技术的一些实施例的用于制造半导体器件的操作的截面图。图2是示出了根据本专利技术的一些实施例的半导体制造平台的示意图。图3是示出了根据本专利技术的一些实施例的用于制造半导体器件的操作的流程图。图4是示出了根据本专利技术的一些实施例的用于制造半导体器件的操作的流程图。图5是示出了根据本专利技术的一些实施例的用于制造半导体器件的操作的流程图。具体实施方式以下公开内容提供了多种用于实现所提供主题的不同特征的不同实施例或实例。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括额外的部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考符号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不表示所述各个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下方”、“下面的”、“在…上方”、以及“上面的”等的空间关系术语，以容易的描述图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作中的器件的不同的方
位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。图1A至图1L是根据本专利技术的一些实施例的用于制造半导体器件100的操作的截面图。参照图1A，提供了半导体衬底102。半导体衬底102包括诸如硅、硅锗等的半导体材料。半导体衬底102可轻掺杂有p型杂质以成为p型硅衬底(P衬底)。另外，半导体衬底102还可掺杂有n型杂质以成为n型硅衬底(n衬底)。在一些实施例中，半导体衬底102包括诸如晶体硅或晶体锗、多晶结构或非晶结构的元素半导体。在一些实施例中，半导体衬底102可以是诸如砷化镓(GaAs)、磷化镓(GaP)、碳化硅(SiC)、磷化铟(InP)、砷化铟(InAs)、或锑化铟(InSb)的化合物半导体。在其他实施例中，半导体衬底102可以是诸如硅锗(SiGe)、磷砷化镓(GaAsP)、铝砷化镓(AlGaAs)、铝砷化铟(AlInAs)、锗砷化铟(GaInAs)、磷化镓铟(GaInP)、和/或磷化砷镓铟(GaInAsP)的合金半导体或任何其他合适的材料。在一些实施例中，半导体衬底102可以是绝缘体上硅(SOI)衬底。使用注氧隔离技术(SIMOX)、晶圆接合、和/或其他合适的方法制造SOI衬底。在一些实例中，半导体衬底102包括掺杂的外延层或掩埋层。在其他实例中，半导体衬底102具有多层化合物结构。在图1B中，诸如浅沟槽隔离(STI)或硅的局部氧化(LOCOS)的各种隔离部件12形成在半导体衬底102中以将各器件分隔开。形成隔离部件12以限定并且电隔离图1所示的各个有源区。例如，隔离部件12可限定互补金属氧化物半导体(CMOS)器件的区域、核心n型MOS(NMOS)器件的区域、核心p型MOS(PMOS)器件的区域、以及用于集成电路中的各种微电子器件的其他区域。应该理解，下列公开的若干工艺形成用于一些其他类型器件的半导体衬底102上的一些其他有源区中的相应部件。隔离部件12可包括氧化硅(SiOX)、氮化硅(SiN)、氮氧化硅(SiON)、气隙、其他合适的材料或它们的组合。然后，第一掺杂区13形成在半导体衬底102中。此外，第二掺杂区14在半导体衬底102中邻近于一些隔离部件12而形成。第一掺杂区13和第二掺杂区14可以是PMOS、NMOS或CMOS晶体管的源极区或漏极区。
第一掺杂区13和第二掺杂区14包括高浓缩掺杂物、并且形成为具有硼的p型区或具有磷的n型区。第一掺杂区13和第二掺杂区14可通过例如热扩散工艺的各种工艺形成。第一掺杂区13和第二掺杂区14可通过已知或将要本文档来自技高网...

【技术保护点】
一种半导体器件，包括：介电层，位于所述半导体器件的栅极结构之上；导电互连件，被配置成连接所述栅极结构和位于所述导电互连件之上的I/O区；以及金属硅化物层，设置在所述导电互连件和所述介电层之间，所述金属硅化物为不同于所述导电互连件的金属的硅化物形式。

【技术特征摘要】
2015.03.16 US 14/658,6491.一种半导体器件，包括：介电层，位于所述半导体器件的栅极结构之上；导电互连件，被配置成连接所述栅极结构和位于所述导电互连件之上的I/O区；以及金属硅化物层，设置在所述导电互连件和所述介电层之间，所述金属硅化物为不同于所述导电互连件的金属的硅化物形式。2.根据权利要求1所述的半导体器件，还包括：导电层，设置在所述导电互连件和所述金属硅化物层之间，其中，所述导电层是所述金属。3.根据权利要求2所述的半导体器件，还包括：硅层，位于所述介电层内部，其中，所述硅层位于所述金属硅化物层和所述介电层之间。4.根据权利要求3所述的半导体器件，其中，所述硅层还设置在所述金属硅化物层的外围上。5.根据权利要求1所述的半导体器件，其中，所述导电互连件的热膨胀系数(CTE)大于所述金属硅化物层的CTE，并且所述金属硅化物层的CTE大于所述介电层的CTE。6.一种半导体器件，包括：第一介电层；导电互连件，设置在所述第一介...

【专利技术属性】
技术研发人员：龚伯涵，卢盈静，洪奇成，王喻生，张简旭珂，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71