本发明专利技术涉及半导体装置、电子装置以及用于半导体装置的自诊断方法。半导体装置解决了其中在BIST执行期间电流消耗变化率增加导致在电源线中生成谐振噪声这样的问题。该半导体装置包括：自诊断控制电路、包括组合电路和扫描触发器的扫描目标电路、以及电可重写非易失性存储器。通过耦接多个扫描触发器来配置扫描链。自诊断控制电路可以根据存储于非易失性存储器中的参数，改变扫描输入时段、扫描输出时段以及采集时段中的至少一个的长度，并且也可以改变扫描开始时序。
【技术实现步骤摘要】
相关申请的交叉引用通过引用将2015年3月20日提交的日本专利申请No.2015-058012的公开(包括说明书、附图和摘要)全部并入此处。
本公开涉及半导体装置，并且适用于例如具有自诊断功能的半导体装置。
技术介绍
当前，由国际标准化组织提出的ISO26262作为车载电子装置的功能安全性标准一直受到关注。功能安全性指的是：在万一车载电子装置的任何元件(例如微控制器)产生故障的情况，通过实现功能手段来确保最低可容忍的安全性。在ISO26262中，要求高的故障检测率，车载微控制器并入了用于执行内建自测试(BIST)的扫描电路。一般地，在微控制器中，在微控制器通电后且在微控制器开始实际操作(车载控制，诸如引擎控制和制动控制)前之间的时间段期间执行BIST。在车载微控制器中执行的BIST需要在预定量的时间中获得高的故障检测率，使得当被执行时BIST涉及高的电流消耗变化率。一般地，已知的是，当在电路中电流消耗变化率高时，在电路中的电源线中生成谐振噪声。在日本未经审查的专利申请公开No.2009-188881(专利文献1)中公开了一种降低电源谐振噪声的方法。
技术实现思路
本专利技术人发现，当对逻辑电路执行BIST(逻辑BIST)时，扫描操作，尤其是扫描移位操作和采集操作，导致电源噪声生成。在通过扫描链的移位操作中，通过构成扫描链的扫描触发器，数据从扫描输入移位到扫描输出。在采集操作中，在测试数据设置于扫描触发器之后，电路以正常模式操作，并且操作结果被取入到扫描触发器中。在日本未经审查的专利申请公开No.2009-188881公开的技术中，观测电源噪声并且调整电路的时钟频率以降低电源噪声。然而，由于扫描操作不同于正常操作，所以使用日本未经审查的专利申请公开No.2009-188881中公开的技术难以在BIST操作期间降低噪声。本公开的目的和新颖特征将通过本说明书以及附图的以下描述而变得清楚。本公开的代表性方面可以简述如下。即，对于半导体装置，可以改变扫描输入时段、扫描输出时段以及采集时段中的至少一个的长度，并且也可以改变扫描操作开始时间。根据以上的半导体装置，可以降低扫描测试期间电流消耗变化率。附图说明图1是用于解释复用器型扫描触发器的配置的图示。图2是用于解释扫描测试配置的图示。图3是用于解释扫描测试时序的图示。图4是用于解释根据实施方式的半导体装置的时序图。图5是用于解释根据实施方式的半导体装置的效果的时序图。图6是用于解释根据实施例示例的微控制器的配置的框图。图7是用于解释根据实施例示例的微控制器的操作的框图。图8是用于解释根据实施例示例的微控制器的操作的框图。图9是用于解释根据实施例示例的微控制器的扫描测试目标块的内部配置的框图。图10是用于解释根据实施例示例的微控制器的第一扫描链配置示例的框图。图11是用于解释根据实施例示例的微控制器的第二扫描链配置
示例的框图。图12是用于解释根据应用示例1的电子装置的配置的框图。图13是用于解释根据应用示例2的电子装置的配置的框图。图14是用于解释根据应用示例2的电子装置的第一操作的框图。图15是用于解释根据应用示例2的电子装置的第二操作的框图。具体实施方式下面，将参考附图描述本公开的实施方式、实施例示例和应用示例。在以下描述中，将由相同的符号表示相同的项并且可以省略这些相同项的重复描述。首先，将参考图1至3描述包括在逻辑内建自测试(BIST)中的扫描测试。图1是示出复用器型扫描触发器电路的配置的图示。图2是示出扫描测试配置的图示。图3是示出扫描测试时序的图示。扫描测试基于可测性设计(DFT)技术(其是用于易于测试的设计方法)。该技术应用于通过组合诸如与(AND)电路、或(OR)电路、反相器以及触发器这样的逻辑电路实现的配置规定的逻辑功能的随机逻辑。如图1中示出的，在扫描测试中，包括在要被测试的电路中的触发器(FF)被用扫描触发器(SFF)代替。复用器型扫描触发器配置有复用器(MUX)和普通触发器(FF)，并使用扫描使能(SE)信号以在正常操作与测试模式操作之间切换。如图2中示出的，在测试模式中，包括在电路中的扫描触发器串联耦接以形成移位寄存器，并且形成路径(扫描链)来启用(使能)从扫描测试目标块的输入和输出端子观测和控制扫描触发器。当如以上所述地配置扫描触发器时，扫描触发器可以被认为等同于扫描测试目标块的输入和输出端子。因此，仅组合电路(CL)成为扫描测试目标。用于组合电路(CL)的测试模式(test pattern)可以由自动测试模式生成(ATPG)(其是已建立的技术)自动并有效地生成。如图3中示出的，在扫描测试中，多次重复一系列操作，即扫描输入(SCAN IN)、采集(CAPTURE)以及扫描输出(SCAN OUT)。首先，通过扫描使能信号设置扫描模式，之后经由扫描输入端子(SCAN_IN)将测试模式加载到扫描触发器中。接着，通过扫描使能信号设置正常操作模式，并且扫描触发器之间的组合电路操作。之后，操作测试时钟，并且将组合电路的输出输入到扫描触发器。随后，通过扫描使能信号再次设置扫描模式，并在扫描输出端子(SCAN_OUT)处观测被取入扫描触发器中的值。在第一扫描输入中，进入扫描模式，并且经由扫描输入端子将测试模式输入到扫描触发器。由于串行地输入测试模式，所以将测试模式输入到所有扫描触发器需要将移位操作执行与扫描触发器的数量一样多次(使用与扫描触发器的数量一样多的时钟)。在随后的采集阶段，进入正常操作模式，并且在扫描触发器之间的组合电路操作。随后，组合电路的输出输入到扫描触发器(SFF)。在随后的扫描输出中，再次进入扫描模式。在扫描输出端子处观测存储于扫描触发器中的值。将观测到的值与预定的期望值(当没有故障时要获得的值)相比较来确定是否存在任何故障。扫描输出也是串行的输出，所以从所有扫描触发器读取值需要将移位操作执行与扫描触发器的数量一样多次(使用与扫描触发器的数量一样多的时钟)。扫描输入移位和扫描输出移位涉及大电流消耗，而用于采集操作的电流消耗较小。此外，当同时进行多个BIST时，扫描输入和扫描输出操作中涉及的电流消耗进一步增大。在这种情况中，当扫描输入/扫描输出移位与采集之间的电流消耗变化率增大时，电源线中生成谐振噪声的可能性也增大。<实施方式>将参考图4和5描述根据本公开的实施方式的半导体装置。图4是用于解释根据实施方式的半导体装置的扫描测试时序的图示。图5是用于解释根据实施方式的半导体装置的效果的时序图。如以上所述的，扫描测试包括扫描输入移位、采集和扫描输出移位。对于扫描测试，扫描输入开始延迟时段(Tsis)、扫描输入时段(Tsi)、采集时段(Tca)以及扫描输出时段(Tso)是可变的。对于扫描输入开始延迟时段(Tsis)，扫描测试开始与扫描输入开始之间的时间或者扫描测试开始时间可以改变。扫描输入时段Tsi和扫描输出时段Tso可以表示为如下，其中n是扫描移位长度(扫描触发器的级数)，fs是扫描时钟频率，以及Ts是扫描时钟周期。Tsi＝Tso＝n×1/fs＝n×Ts因此，可以通过改变扫描触发器的数量(n)和扫描时钟频率(fs)中的至少一个来改变扫描输入时段(Tsi)和扫描输出时段(Tso)。可以通过改变扫描链配置来改变扫本文档来自技高网...
【技术保护点】
一种半导体装置，包括：自诊断控制电路；扫描目标电路，所述扫描目标电路包括组合电路和扫描触发器；以及电可重写非易失性存储器，其中，通过耦接多个所述扫描触发器来配置扫描链，以及其中，根据存储于所述非易失性存储器中的参数，所述自诊断控制电路能够改变以下中的至少一个的长度：其中测试数据被输入到所述扫描链的扫描输入时段，其中测试结果被从所述扫描链输出的扫描输出时段，以及其中在所述组合电路上的测试结果被采集入所述扫描链中的采集时段；并且所述自诊断控制电路还能够改变扫描开始时序。
【技术特征摘要】
2015.03.20 JP 2015-0580121.一种半导体装置，包括：自诊断控制电路；扫描目标电路，所述扫描目标电路包括组合电路和扫描触发器；以及电可重写非易失性存储器，其中，通过耦接多个所述扫描触发器来配置扫描链，以及其中，根据存储于所述非易失性存储器中的参数，所述自诊断控制电路能够改变以下中的至少一个的长度：其中测试数据被输入到所述扫描链的扫描输入时段，其中测试结果被从所述扫描链输出的扫描输出时段，以及其中在所述组合电路上的测试结果被采集入所述扫描链中的采集时段；并且所述自诊断控制电路还能够改变扫描开始时序。2.根据权利要求1所述的半导体装置，还包括扫描链控制电路，其中，所述扫描目标电路包括用于在所述扫描触发器的输出之间切换的选择器，以及其中，所述扫描链控制电路能够通过根据存储于所述非易失性存储器中的参数控制所述选择器来改变扫描链配置。3.根据权利要求2所述的半导体装置，其中所述扫描目标电路包括多个能同时操作的扫描链。4.根据权利要求2所述的半导体装置，其中，耦接在所述扫描链中的扫描触发器的数量能够改变。5.根据权利要求1所述的半导体装置，还包括时钟控制电路，其中，所述时钟控制电路能够根据存储于所述非易失性存储器中的参数改变用于所述扫描链的移位时钟频率。6.根据权利要求1所述的半导体装置，还包括时钟控制电路，其中，根据存储于所述非易失性存储器中的参数，所述时钟控制电路能够改变用于将所述组合电路上的测试结果采集入所述扫描链的采集时钟低时段。7.根据权利要求1所述的半导体装置，还包括：模式生成电路，所述模式生成电路用于生成测试数据；压缩电路，所述压缩电路用于压缩扫描测试结果；以及比较结果电路，所述比较结果电路用于存储压缩结果，其中，预期的扫描测试结果值存储于所述非易失性存储器中。8.根据权利要求7所述的半导体装置，其中，所述扫描目标电路包括CPU，所述CPU将存储于所述非易失性存储器中的预期的扫描测试结果值写入所述扫描目标电路，以使得所述扫描目标电路将扫描测试结果与所述预期的扫描测试结果值进行比较。9.根据权利要求1所述的半导体装置，还包括：自诊断非目标电路，所述自诊断非目标电路包括存储器；以及存储器自诊断电路，存储器自诊断电路用于自诊断所述存储器，其中，所述自诊断非目标电路包括所述存储器自诊断电路。10.根据权利要求9所述的半导体装置，其中，所述存储器自诊断电路包括：存储器自诊断控制电路；存储器模式...
【专利技术属性】
技术研发人员：西川卓郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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