半导体装置制造方法及图纸

本发明专利技术的半导体装置包括：第一半导体芯片，包括具第一、二表面的第一芯片主体、在第一芯片主体第一表面的第一电极、露出第一电极且覆盖第一芯片主体第一表面的第一无机保护膜、及在第一电极上的第一凸块电极；第二半导体芯片，包括具第一、二表面的第二芯片主体、在第二芯片主体第一表面的第二电极、露出第二电极且覆盖第二芯片主体第一表面的第二无机保护膜、露出第二电极且覆盖第二无机保护膜的有机保护膜、贯通第二芯片主体且与第二电极电连接的第一贯通电极、及在第二芯片主体第二表面侧且与第一贯通电极电连接的第三凸块电极；第一树脂层，在第一、二半导体芯片间且与第一无机保护膜接触；模具树脂层，覆盖第一、二半导体芯片及第一树脂层。

【技术实现步骤摘要】
[相关申请案]本申请案享有以日本专利申请案2014-188531号(申请日：2014年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
在内置NAND型闪速存储器等存储器芯片的半导体存储装置中，为了实现小型、高容量化，而应用将使薄厚化的存储器芯片积层为多段的存储器芯片积层体配置在电路衬底上的构造。被积层为多段的存储器芯片之间的电连接使用设置在存储器芯片内的贯通电极与将贯通电极之间电连接的微凸块。在存储器芯片积层体上配置着搭载着在存储器芯片与外部装置之间进行资料通信的介面(IF)电路的半导体芯片(IF芯片等)。由于IF芯片的电极排列与存储器芯片的电极排列不同，所以进行如下情况：例如在位于存储器芯片积层体的最上段的存储器芯片上形成对电极进行再配置的再布线层。IF芯片的电极经由形成在再布线层上的微凸块而与存储器芯片的电极电连接。在使用微凸块将半导体芯片之间连接的情况下，在将设置在上下的半导体芯片的凸块电极彼此进行位置对准后，一面施加热一面对上下的半导体芯片进行压接而将凸块电极彼此连接。在半导体芯片之间，为了提高连接可靠性等而填充底胶填充树脂。在底胶填充树脂被填充之前的阶段，由于上下的半导体芯片之间仅通过微凸块连接，所以容易因凸块连接后的半导体芯片的翘曲而在凸块电极之间产生连接不良(打开不良)。对于此种问题，进行如下情况：在半导体芯片之间局部配置接着剂而提高半导体芯片之间的接着强度。然而，随着半导体芯片的积层数增加而半导体芯片的翘曲量增大，有无法充分抑制凸块电极之间的连接不良的担忧。
技术实现思路
本专利技术所要解决的问题在于提供一种在利用凸块电极将经积层的半导体芯片之间连接时，可抑制因半导体芯片的翘曲等而导致产生凸块电极之间的连接不良的半导体装置。实施方式的半导体装置包括第一半导体芯片、第二半导体芯片、第一树脂层、以及模具树脂层，该第一半导体芯片包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在第一芯片主体的第一表面；第一无机保护膜，使第一电极露出，且覆盖第一芯片主体的第一表面；以及第一凸块电极，设置在第一电极上；该第二半导体芯片包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在第二芯片主体的第一表面；第二无机保护膜，使第二电极露出，且覆盖第二芯片主体的第一表面；有机保护膜，使第二电极露出，且覆盖第二无机保护膜；第一贯通电极，以贯通第二芯片主体的方式设置，且与第二电极电连接；以及第三凸块电极，设置在第二芯片主体的第二表面侧，且与第一贯通电极电连接；该第二半导体芯片使第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在第一半导体芯片上；该第一树脂层设置在第一半导体芯片与第二半导体芯片之间，且与第一无机保护膜相接；该模具树脂层覆盖第一半导体芯片、第二半导体芯片以及第一树脂层。附图说明图1是表示实施方式的半导体装置的剖视图。图2是将图1所示的半导体装置的一部分放大表示的剖视图。图3是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。图4是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。图5是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。图6是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。具体实施方式以下，参照附图对实施方式的半导体装置进行说明。图1是表示实施方式的半导体装置的剖视图，图2是将图1所示的半导体装置的一部分放大表示的剖视图。图3至图6是将用于图1所示的半导体装置的半导体芯片的构成局部放大表示的剖视图。图1所示的半导体装置1是包括存储器芯片以及介面(IF)芯片作为半导体芯片的半导体存储装 置。半导体装置1包括电路衬底2。电路衬底2是在绝缘树脂衬底的表面或内部设置着布线网3，具体而言使用利用玻璃-环氧树脂或BT(Bismaleimide Triazine，双马来酰亚胺三嗪)树脂(双马来酰亚胺三嗪树脂)等绝缘树脂的印刷布线板(多层印刷衬底等)。电路衬底2具有成为外部连接端子的形成面的第一面2a与成为半导体芯片的搭载面的第二面2b。在电路衬底2的第一面2a形成着外部连接端子4。在将半导体装置1用作BGA(Ball Grid Array，球栅阵列)封装体的情况下，外部连接端子4是由包含焊料球、镀锡铅合金、镀Au等的突起端子构成。在将半导体装置1用作LGA(Land Grid Array，平台柵格阵列)封装体的情况下，设置金属焊盘作为外部连接端子4。在电路衬底2的第二面2b设置着内部连接端子5。内部连接端子5是在与半导体芯片连接时作为连接部(连接焊垫)而发挥功能，且经由电路衬底2的布线网3而与外部连接端子4电连接。在电路衬底2的第二面2b上配置着具有多个存储器芯片6(6A、6Ba～6Bf、6C)与IF芯片7的芯片积层体8。存储器芯片6是包括例如NAND型闪速存储器般的非易失性存储元件的半导体芯片。IF芯片7是搭载着在多个存储器芯片6与外部装置之间进行资料通信的IF电路的半导体芯片。图1表示具有8个存储器芯片6A、6Ba～6Bf、6C的芯片积层体8，但存储器芯片6的数量并不限定在此。存储器芯片6的数量是根据1个存储器芯片6的存储容量、半导体存储装置1的存储容量或使用用途等适当设定。芯片积层体8是在与积层顺序相反的状态下搭载在电路衬底2的第二面2b上。芯片积层体8是通过将多个存储器芯片6A、6Ba～6Bf、6C按此顺序依序积层而形成积层体61，进而在积层体61上积层IF芯片7制作而成。在与积层顺序相反的状态下将此种芯片积层体8搭载在电路衬底2的第二面2b上。因此，以芯片积层体8的积层顺序中的最上段的半导体芯片、即IF芯片7最接近电路衬底2的方式将芯片积层体8配置在电路衬底2的第二面2b上。此外，芯片积层体8只要具有积层体61的积层顺序中的最下段的半导体芯片(存储器芯片6A)以及最上段的半导体芯片(存储器芯片6C)、经由下述再布线层与其等电连接的半导体芯片(IF芯片7)即可，中间的半导体芯片(存储器芯片6Ba～6Bf)为任意。所谓芯片积层体8或存储器芯片的积层体61中的最下段以及最上段的词语是以多个半导体芯片6A、6Ba～6Bf、6C、7的积层顺序为基准，未必与电路衬底2上的配置位置一致。另外，半导体芯片6、7的上表面或下表面等的上下的方向也以多个半导体芯片的积层顺序为基准。参照图2至图6对芯片积层体8的构造进行详细叙述。芯片积层体8是通过依序积层多个存储器芯片6A、6B、6C而形成积层体61，进而在积层体61上积层IF芯片7而 构成。积层体61的积层顺序中的最下段的存储器芯片6A与最上段的存储器芯片6C分别具有对应于积层位置的构成。在图1所示的积层体61中，中间的存储器芯片6Ba～6Bf具有相同的构成。在图2中图示存储器芯片6B以代表中间的存储器芯片6Ba～6Bf。如所述般，中间的存储器芯片6B为任意。积层体61可不具有中间的存储器芯片6B，另外，也可具有多个存储器芯片6B(6Ba～6Bf)。积层体61中的最下段的存储器芯片6A具有：电极12A，设置在芯片主体11A的形成着存储器元件等的电路的上表面(电路面/第一表面)；无机保护本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于包括：第一半导体芯片，包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在所述第一芯片主体的所述第一表面；第一无机保护膜，使所述第一电极露出，且覆盖所述第一芯片主体的所述第一表面；以及第一凸块电极，设置在所述第一电极上；第二半导体芯片，包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在所述第二芯片主体的所述第一表面；第二无机保护膜，使所述第二电极露出，且覆盖所述第二芯片主体的所述第一表面；有机保护膜，使所述第二电极露出，且覆盖所述第二无机保护膜；再布线层，设置在所述有机保护膜上，且与所述第二电极电连接；第二凸块电极，与所述再布线层电连接；第一贯通电极，以贯通所述第二芯片主体的方式设置，且与所述第二电极电连接；以及第三凸块电极，设置在所述第二芯片主体的所述第二表面侧，且与所述第一贯通电极电连接；并且该第二半导体芯片使所述第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在所述第一半导体芯片上；第三半导体芯片，包括：第三芯片主体，具有第一表面与第二表面；第三电极，设置在所述第三芯片主体的所述第一表面；第三无机保护膜，使所述第三电极露出，且覆盖所述第三芯片主体的所述第一表面；以及第四凸块电极，设置在所述第三电极上；并且该第三半导体芯片使所述第四凸块电极连接在所述第二凸块电极，且该第三半导体芯片积层在所述第二半导体芯片上；第一树脂层，设置在所述第一半导体芯片与所述第二半导体芯片之间，且与所述第一无机保护膜相接；以及第二树脂层，设置在所述第二半导体芯片与所述第三半导体芯片之间，且与所述有机保护膜以及所述第三无机保护膜相接。...

【技术特征摘要】
2014.09.17 JP 2014-1885311.一种半导体装置，其特征在于包括：第一半导体芯片，包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在所述第一芯片主体的所述第一表面；第一无机保护膜，使所述第一电极露出，且覆盖所述第一芯片主体的所述第一表面；以及第一凸块电极，设置在所述第一电极上；第二半导体芯片，包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在所述第二芯片主体的所述第一表面；第二无机保护膜，使所述第二电极露出，且覆盖所述第二芯片主体的所述第一表面；有机保护膜，使所述第二电极露出，且覆盖所述第二无机保护膜；再布线层，设置在所述有机保护膜上，且与所述第二电极电连接；第二凸块电极，与所述再布线层电连接；第一贯通电极，以贯通所述第二芯片主体的方式设置，且与所述第二电极电连接；以及第三凸块电极，设置在所述第二芯片主体的所述第二表面侧，且与所述第一贯通电极电连接；并且该第二半导体芯片使所述第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在所述第一半导体芯片上；第三半导体芯片，包括：第三芯片主体，具有第一表面与第二表面；第三电极，设置在所述第三芯片主体的所述第一表面；第三无机保护膜，使所述第三电极露出，且覆盖所述第三芯片主体的所述第一表面；以及第四凸块电极，设置在所述第三电极上；并且该第三半导体芯片使所述第四凸块电极连接在所述第二凸块电极，且该第三半导体芯片积层在所述第二半导体芯片上；第一树脂层，设置在所述第一半导体芯片与所述第二半导体芯片之间，且与所述第一无机保护膜相接；以及第二树脂层，设置在所述第二半导体芯片与所述第三半导体芯片之间，且与所述有机保护膜以及所述第三无机保护膜相接。2.一种半导体装置，其特征在于包括：第一半导体芯片，包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在所述第一芯片主体的所述第一表面；第一无机保护膜，使所述第一电极露出，且覆盖所述第一芯片主体的所述第一表面；以及第一凸块电极，设置在所述第一电极上；第二半导体芯片，包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在所述第二芯片主体的所述第一表面；第二无机保护膜，使所述第二电极露出，且覆盖所述第二芯片主体的所述第一表面；有机保护膜，使所述第二电极露出，且覆盖所述第二无机保护膜；第一贯通电极，以贯通所述第二芯片主体的方式设置，且与所述第二电极电连接；以及第三凸块电极，设置在所述第二芯片主体的所述第二表面侧，且与所述第一贯通电极电连接；并且该第二半导体芯片使所述第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在所述第一半导体芯片上；第一树脂层，设置在所述第一半导体芯片与所述第二半导体芯片之间，且与所述第一无机保护膜相接；以及模具树脂层，覆盖所述第一半导体芯片、所述第二...

【专利技术属性】
技术研发人员：筑山慧至，向田秀子，栗田洋一郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP