具有小线间距和小端-端间隔的半导体器件结构的形成方法技术

本发明专利技术的实施例提供一种用于形成半导体器件结构的方法。方法包括提供衬底并且在衬底上形成底层、中间层和顶层。方法还包括：图案化顶层，以形成图案化的顶层，并且通过包括等离子体工艺的图案化工艺来图案化中间层，以形成图案化的中间层。通过使用包括氢气(H2)的混合气体来执行等离子体工艺。方法还包括：控制氢气(H2)的流量，以改善中间层对于顶层的蚀刻选择性，并且图案化的中间层包括第一部分和与第一部分平行的第二部分，以及介于第一部分与第二部分之间的间距。本发明专利技术的实施例还涉及具有小线间距和小端-端间隔的半导体器件结构的形成方法。

【技术实现步骤摘要】
相关申请的交叉参考本申请要求于2015年3月12日提交的名称为“Method for forming Semiconductor device structure with fine line pitch and fine end-to-end space”的第62/132,128号美国临时申请的优先权，其全部内容结合于此作为参考。
本专利技术涉及具有小线间距和小端-端间隔的半导体器件结构的形成方法。
技术介绍
半导体器件用于多种电子应用，诸如个人计算机、手机、数码相机和其他的电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化该多个材料层，以在该多个材料层上形成电路组件和元件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划割线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模块或以其他的封装类型将单独的管芯分别封装。为了增大器件密度，在制造工艺中不断减小半导体器件的尺寸。因此，提供了多层互连结构。互连结构可以包括一个或多个导线和通孔层。虽然现有的互连结构和制造互连结构的方法通常对于它们的预期目的已经足够，但是它们不是在所有方面都完全满足要求。
技术实现思路
为了解决现有技术中的问题，根据本专利技术的一些实施例，提供了一种用于形成半导体器件结构的方法，包括：接收衬底；在所述衬底上形成底层、中间层和顶层；图案化所述顶层，以形成图案化的顶层；通过包括等离子体工艺的图案化工艺来图案化所述中间层，以形成图案化的中间层，其中，通过使用包括氢气(H2)的混合气体来执行所述等离子体工艺；以及控制氢气(H2)的流量，以改善所述中间层对于所述顶层的蚀刻选择性，其中，所述图案化的中间层包括第一部分和与所述第一部分平行的第二部分，和介于所述第一部分与所述第二部分之间的间距。根据本专利技术的另一些实施例，提供了一种用于形成半导体器件结构的方法，包括：接收衬底；在所述衬底上形成介电层；在所述介电层上形成硬掩模层；在所述硬掩模层上形成底层、中间层和顶层；图案化所述顶层，以形成图案化的顶层；通过包括等离子体工艺的图案化工艺来图案化所述中间层，以形成图案化的中间层，其中，通过使用包括氢气(H2)的混合气体来执行所述等离子体工艺；图案化所述底层，以形成图案化的底层；以及通过使用所述图案化的顶层、所述图案化的中间层和所述图案化的底层作为掩模来图案化所述硬掩模层，以形成图案化的硬掩模层。根据本专利技术的又一些实施例，提供了一种用于形成半导体器件结构的方法，包括：接收衬底；在所述衬底上形成介电层；在所述介电层上形成硬掩模层；在所述硬掩模层上形成底层、中间层和顶层，其中，所述中间层由含硅化合物制成；图案化所述顶层，以形成图案化的顶层；对所述顶层执行等离子体工艺，以改善所述顶层的线宽粗糙度(LWR)，其中，所述等离子体工艺包括使用包括氢气(H2)的混合气体；对所述中间层连续执行所述等离子体工艺，以在所述顶层的侧壁和所述中间层的侧壁上形成保护膜；对所述中间层连续执行所述等离子体工艺，以去除所述中间层的一部分，从而形成图案化的中间层；图案化所述底层，以形成图案化的底层；通过使用所述图案化的顶层、所述图案化的中间层和所述图案化的底层作为掩模来图案化所述硬掩模层，以形成图案化的硬掩模层。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A至图1L示出了根据本专利技术的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面示图。图1B'示出了根据本专利技术的一些实施例的图1B的区域A的放大的示图。图1D'示出了根据本专利技术的一些实施例的图1D的区域B的放大的示图。图1L'示出根据本专利技术的一些实施例的半导体器件结构的立体图。图2示出了根据本专利技术的一些实施例的第二间距与氢气的流量的关系的示图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。描述了实施例的一些变化。在通篇的多个示图和示出的实施例中，类似的参考数字用于表示类似的元件。应该理解，可以在该方法之前、期间和之后提供附加的操作，并且对于该方法的其他的实施例，可以替换或去除所描述的一些操作。提供一种用于形成具有互连结构的半导体结构的实施例。互连结构包括形成在介电层中的若干金属化层(诸如金属间介电层，IMD)。用于形成互连结构的一种工艺是镶嵌工艺。图1A至图1L示出了根据本专利技术的一些实施例的形成具有互连结构的半导体器件结构100的各个阶段的截面示图。图1A至图1L示出了用于形成双镶嵌结构的先沟槽(trench-first)工艺。参照图1A，半导体器件结构100包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或附加地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗、碳化硅锗、磷砷化镓或磷铟化镓的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块体半导体上面的外延层。在衬底102中形成一些器件元件(未示出)。该器件元件包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、和/或其他适用的元件。执行多个工艺来形成该器件元件，诸如沉积、蚀刻、注入、光刻、退火和/或其他适用的工艺。在一些实施例中，在前段制程(FEOL)工艺中在衬底102中形成器件元件。衬底102可以包括多个掺杂区域，诸如p型阱或n型阱。掺杂区域可以掺杂有p型掺杂剂(诸如硼或BF2)和/或n型掺杂剂(诸如磷(P)或砷(As))。可以直接在衬底102上、在P阱结构中、在N阱结构中或在双阱结构中形成掺杂区域。衬底102还可以包括隔离部件(未示出)，诸如浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。隔离部件可以限定和隔离多个器件元件。如在图1A中示出的，在衬底102上形成第一介电层106(诸如金属间介电层，IMD)，以及在第一介电层106中嵌入第一导电部件104。在后段制程(BEOL)工艺中形成第一介电层106和第一导电部件104。第一介电层106可以为单层或多层。第一介电层106由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)或具有低介电常数(低k)的介电材料制成。在一些实施例中，第一介电层106由具有低于约2.5的介电常数(本文档来自技高网...

【技术保护点】
一种用于形成半导体器件结构的方法，包括：接收衬底；在所述衬底上形成底层、中间层和顶层；图案化所述顶层，以形成图案化的顶层；通过包括等离子体工艺的图案化工艺来图案化所述中间层，以形成图案化的中间层，其中，通过使用包括氢气(H2)的混合气体来执行所述等离子体工艺；以及控制氢气(H2)的流量，以改善所述中间层对于所述顶层的蚀刻选择性，其中，所述图案化的中间层包括第一部分和与所述第一部分平行的第二部分，和介于所述第一部分与所述第二部分之间的间距。

【技术特征摘要】
2015.03.12 US 62/132,128;2015.07.01 US 14/789,3371.一种用于形成半导体器件结构的方法，包括：接收衬底；在所述衬底上形成底层、中间层和顶层；图案化所述顶层，以形成图案化的顶层；通过包括等离子体工艺的图案化工艺来图案化所述中间层，以形成图案化的中间层，其中，通过使用包括氢气(H2)的混合气体来执行所述等离子体工艺；以及控制氢气(H2)的流量，以改善所述中间层对于所述顶层的蚀刻选择性，其中，所述图案化的中间层包括第一部分和与所述第一部分平行的第二部分，和介于所述第一部分与所述第二部分之间的间距。2.根据权利要求1所述的用于形成所述半导体器件结构的方法，相对于所述顶层，所述中间层具有在从约1.2至约100的范围内的蚀刻选择性。3.根据权利要求1所述的用于形成所述半导体器件结构的方法，其中，所述氢气(H2)的流量在从0.1sccm至约300sccm的范围内。4.根据权利要求1所述的用于形成所述半导体器件结构的方法，其中，所述混合气体还包括：含氟气体、惰性气体或它们的组合。5.根据权利要求1所述的用于形成所述半导体器件结构的方法，其中，图案化所述中间层还包括：在所述中间层的侧壁上形成保护层。6.一种用于形成半导体器件结构的方法，包括：接收衬底；在所述衬底上形成介电层；在所述介电层上形成硬掩模层；在所述硬掩模层上形成底层、中间层和顶层；图案化所述顶层，以形成图案化的顶层；通过包括等离子体工艺...

【专利技术属性】
技术研发人员：陈宏豪，陈玉树，刘又诚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71