密封环及防止芯片于切割时损伤的方法技术

本发明专利技术提供了一种密封环及防止芯片于切割时损伤的方法，所述密封环包括多层金属层，其中至少一层所述金属层上设置有多个贯穿所述金属层的金属槽。本发明专利技术中位于金属层上的金属槽不仅可减小电流集边效应，同时还可以缓解金属层与金属间电介质层的膨胀系数之差，减小应力。此外，所述密封环还包括位于最外层的钝化层，所述钝化层上开设有一贯穿钝化层的开口。本发明专利技术中于钝化层上设置一开口，从而可避免切割时产生的裂纹传递到芯片表面的钝化膜上，进而能够防止在芯片中引入裂纹。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种密封环及防止芯片于切割时损伤的方法。
技术介绍
在半导体制造过程中，通常是将晶圆切割成一个个芯片，然后将这些芯片做成功能不同的半导体封装结构。于芯片外围通常设置有密封环(Seal Ring)，所述密封环是由多个金属层及位于金属层之间的金属间电介质层(ILD)按一定规则组成的。该密封环可防止静电对芯片内的集成电路造成影响，以及防止水汽或其他污染性、腐蚀性的因子进入集成电路等功能，同时，密封环也用于在进行晶圆切割时，增加芯片内部的层间粘结力、防止边缘破裂往内延伸。但是，密封环阻碍机械损伤的强度不够大，不足以抵挡住热应力释放带来的破坏，裂缝很可能穿过密封环延伸至有效芯片区域，不能从根本上有效解决晶圆切割过程中带来的边缘破裂。尤其的，随着半导体器件性能的进步，为改善信号传输延迟和串扰的问题，同时为降低寄生电容，已经开始使用与SiO2相比具有较低相对介电常数的“低K膜(低介电常数绝缘膜)”。在密封环中，通常也使用“低K膜”作为金属间电介质层，但是由于“低K膜”材料的杨氏模量小，热膨胀系数大，导致其抵抗形变的能力差，因此很容易在切割过程中在切割边缘产生裂缝，裂缝的延伸会影响芯片的使用甚至会造成芯片受损而报废。因此，运用目前的切割技术分离芯片时，很容易导致被切开的芯片断面发生裂纹，造成材料强度降低，并且产生的裂纹进一步延伸至芯片的有效的集成电路区中，影响芯片的性能甚至导致芯片的报废，影响良率。
技术实现思路
本专利技术的目的在于提供一种于芯片划片时保护芯片不受损伤的密封环，所述密封环设置于芯片外围，从而在芯片的切割过程中，可有效防止由切割边缘产生的裂缝延伸至芯片，进而对芯片造成影响。以解决现有的芯片在切割过程中，芯片断面产生的裂纹易延伸至芯片内，进而影响芯片性能甚至导致芯片报废的问题。为解决上述技术问题，本专利技术提供一种密封环，所述密封环包括堆叠设置的多层金属层，其中，至少一层金属层上设置有多个贯穿所述金属层的金属槽。可选的，所述密封环还包括位于相邻金属层之间的金属间电介质层。可选的，在所述密封环中，所述金属间电介质层为低介电常数绝缘膜。可选的，在所述密封环中，所述金属间电介质层为氟掺杂的氧化硅。可选的，在所述密封环中，所述氟掺杂的氧化硅采用高密度等离子体化学气相沉积工艺形成。可选的，在所述密封环中，在所述多层金属层中，位于最顶部的金属层的宽度大于其它金属层的宽度，所述宽度是指金属层平行于芯片表面方向的宽度。可选的，在所述密封环中，所述密封环还包括位于多层金属层中最顶部的金属层之上的钝化层。可选的，所述钝化层的材质为氮化硅。可选的，在所述密封环中，所述钝化层上开设有一贯穿所述钝化层的开口可选的，在所述密封环中，所述开口为环形开口并包围所述芯片。可选的，在所述密封环中，所述开口的宽度为2～6μm。可选的，在所述密封环中，所述金属层为铜或铝。可选的，在所述密封环中，所述金属槽的截面形状为正方形。可选的，在所述密封环中，所述金属槽的边长为1～2μm。此外，本专利技术还提供一种采用以上所述的密封环来防止芯片于切割时损伤的方法，包括：于所述芯片的外围设置所述密封环，所述密封环包括
多层金属层；于至少一层金属层上设置多个贯穿所述金属层的金属槽。可选的，所述密封环还包括位于多层金属层中最顶部的金属层之上的钝化层。可选的，于所述钝化层上开设一贯穿所述钝化层的开口。可选的，所述钝化层的开口的宽度为2～6μm。与现有技术相比，本专利技术提供的密封环具有如下有益效果：本专利技术的密封环结构中，由于其上层金属层上设置有多个贯穿所述上层金属层的金属槽，所述金属槽不仅可减小电流集边效应，还可缓解金属层和金属间电介质层的膨胀系数之差，避免金属层发生鼓包现象，从而可减小应力，于后续的切割过程中，增加密封环阻碍机械损伤的强度。此外，本专利技术所述的密封环中，位于所述密封环上的钝化层具有一个贯穿所述钝化层的开口，由于所述钝化层在切割过程中，本身容易裂开，因此当具有所述开口存在时，切割产生的应力难于传递到芯片表面的钝化膜上，从而能够防止在芯片中引入裂纹。附图说明图1为本专利技术实施例一的密封环的结构示意图；图2为本专利技术实施例一的未形成钝化层的密封环的俯视图；图3为本专利技术实施例二的密封环的结构示意图。具体实施方式半导体晶圆在经过复杂的制造工艺后，需将其分割成若干个芯片。芯片排列在晶圆的表面，晶圆的表面沿芯片的四周设置有切割道，用于分隔各个芯片，即芯片与芯片之间设置有切割道。同时，在芯片的外围还设置有密封环。本专利技术即通过于所述密封环的金属层上设置多个金属槽及于所述密封环上的钝化层上设置一开口，以防止晶圆切割时产生的裂缝延伸至芯片区域。以下结合附图和具体实施例对本专利技术提出的密封环结构及采用所述密封环结构防止于晶圆切割过程中对芯片造成损伤的方法作进一步详细说
明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。实施例一图1为本专利技术实施例一的密封环的结构示意图，图2为本专利技术实施例一的未形成钝化层的密封环的俯视图。结合图1和图2所示，于芯片300的外围设置有密封环100，所述芯片与芯片之间设置有切割道200。所述切割道200内通常设置有测试结构(图中未示出)，而在未设置有测试结构的空白区域内均充填有绝缘膜130。所述密封环100包括N层金属层1101、1102……110N及位于最顶层的钝化层120，其中至少有一层金属层110上设置有多个贯穿所述金属层的金属槽111。为方便说明，将于多层金属层中位于顶部的金属层称为上层金属层110N，即所述钝化层120位于所述上层金属层110N上。优选的，所述金属层110可以为Cu或Al，所述钝化层120可以为氮化硅层。本实施例中，在所述上层金属层110N上开设有多个贯穿所述上层金属层110N的金属槽111。如此，所述金属槽111可使金属层上的边缘面积增多，使电流在金属层中分布更为均匀，从而可减小电流集边效应；其次，所述金属槽111还可缓解金属层和金属间电介质层的膨胀系统之差，避免金属层发生鼓包现象，从而可减小应力，于后续的切割过程中，增加密封环阻碍机械损伤的强度。参考图2所示，所述金属槽111的截面形状(俯视形状)可以为长方形、正方形或圆形等。其中，当金属槽111的俯视形状为正方形时，所述金属槽111的边长可以为1～2μm。所述金属槽111均匀分布，并包围所述芯片300，这样可获得较佳的效果。继续参考图1所示，所述密封环100还包括位于所述金属层110之间的金属间电介质层130。优选的，所述金属间电介质层130为低介电常数绝缘膜。例如，该金属间电介质层可以采用F掺杂的氧化硅。由于作为低介电常数绝缘膜的F掺杂的氧化硅，其制备工艺、结构和性能更接近二氧
化硅，并且其介电常数可以满足0.18um甚至0.13um集成电路的要求。进一步的，所述F掺杂的氧化硅的形成可以采用高密度等离子体化学气相沉积(High Density Plasma，HDP)的方法。高密度等离子气相沉积工艺由于可以在反应腔中同步沉积和蚀刻绝缘介质，实现了在较低温度下对高深度比间隙的优良填充，其所沉积的绝缘本文档来自技高网...

【技术保护点】
一种密封环，所述密封环包括堆叠设置的多层金属层，其特征在于：至少一层金属层上设置有多个贯穿所述金属层的金属槽。

【技术特征摘要】
1.一种密封环，所述密封环包括堆叠设置的多层金属层，其特征在于：至少一层金属层上设置有多个贯穿所述金属层的金属槽。2.如权利要求1所述的密封环，其特征在于：所述密封环还包括位于相邻金属层之间的金属间电介质层。3.如权利要求2所述的密封环，其特征在于：所述金属间电介质层为低介电常数绝缘膜。4.如权利要求3所述的密封环，其特征在于：所述金属间电介质层为氟掺杂的氧化硅。5.如权利要求4所述的密封环，其特征在于：所述氟掺杂的氧化硅采用高密度等离子体化学气相沉积工艺形成。6.如权利要求1所述的密封环，其特征在于：在所述多层金属层中，位于最顶部的金属层的宽度大于其它金属层的宽度，所述宽度是指金属层平行于芯片表面方向的宽度。7.如权利要求1所述的密封环，其特征在于：所述密封环还包括位于多层金属层中最顶部的金属层之上的钝化层。8.如权利要求7所述的密封环，其特征在于：所述钝化层的材质为氮化硅。9.如权利要求7所述的密封环，其特征在于：所述钝化层上开设有一贯穿所述钝化层的开口。10.如权利要求9...

【专利技术属性】
技术研发人员：陈宏，曹子贵，王卉，徐涛，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31