一种DRAM器件的制备方法技术

本发明专利技术涉及半导体技术领域，尤其涉及本实施例提供的一种DRAM器件的制备方法，主要是通过形成三维立体的NMOS器件来减小字节单元区域的面积，即在外围区已经制备完成的半导体衬底之上沉积介质层，并通过刻蚀形成深孔，再在深孔中制备栅氧层、多晶硅层及侧墙等结果以形成沟道，同时通过形成的堆叠结构中不同膜层对于不同湿法工艺的选择比不同而形成缝隙来填充诸如钨等金属，进而将NMOS中的各个端点引出，以形成立体的NMOS结构，使得DRAM单元结构区域相对于传统DRAM其面积大大减小的同时，能够实现0.18μm以及其以下技术节点的器件具有较长的沟道，从而有效降低器件的关断电流Ioff。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种DRAM器件的制备方法。
技术介绍
目前，在DRAM(Dynamic Random Access Memory，动态随机存取存储结构)器件的集成制造工艺中，为了提升器件的性能往往需要在单位面积上制作更大的电容及更加有效的控制器件的漏电流，例如可采用诸如沟槽式(Trench，TRC)和堆叠式(Stacked，STC)的立体结构来制备三维电容单元，以提升单位面积上电容容量；当前的DRAM结构单元(cell)中，MOS管还均是平铺在晶圆(wafer)表面，仅是在MOS管的源端(source)通过诸如TRC或STC的方式来实现与三维电容之间的连接。另外，为了尽量的减小DRAM结构单元的面积及器件的漏电流，就要求在DRAM器件的NMOS存储阵列中，需要MOS的栅极长度L尽量小、关断电流Ioff尽量低并尽可能产生较低的结场漏电流，而当前的技术手段远远达不到工艺要求；尤其是在0.18μm及其以下节点工艺中，由于STI(浅沟槽隔离)工艺存在诸如由于过分的应力造成Si缺陷、刻蚀缺陷(如造成连接点的漏电流增大)及角度圆滑度
缺陷(如晶体管读取漏电流效应)等，均会影响后续制备器件的刷新时间问题。同时，当前采用诸如厚栅极氧化层(如可将栅极氧化层(GOX)的厚度设计为落后逻辑电路两代的厚度)、晕离子注入(halo implant)、控制STI工艺相关参数(如构成深度、离子注入角度、衬底氧化物温度及退火温度等)来减小器件漏电流的产生，但其均无法达到人们预期的效果。
技术实现思路
鉴于上述问题，本专利技术提供的一种DRAM器件的制备方法，可通过针对DRAM结构单元(cell)区NMOS器件的制备过程进行改进，以在不增加结构单元尺寸的前提下，能够形成大沟道尺寸且栅氧层较厚的三维NMOS器件，进而有效的降低器件的漏电流。本专利技术解决上述技术问题所采用的技术方案为：一种DRAM器件的制备方法，所述方法包括：提供一半导体衬底；于所述半导体衬底之上形成氧化物氮化硅台阶，所述氧化物氮化硅台阶包括按照从下至上顺序依次叠置的第一氧化物层、第一氮化硅层、第二氧化物层、第二氮化硅层、第三氧化物层和第三氮化硅层；制备第二TEOS层覆盖所述半导体衬底暴露的表面及所述氧化物氮化硅台阶的侧壁；去除所述第三氮化硅层，并制备栓塞氧化物层覆盖所述第二
TEOS层及所述第三氧化物层暴露的表面；按照从上至下顺序依次刻蚀所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以形成第一深孔；于所述第一深孔中制备单晶硅层，在所述单晶硅层的临近上表面区域形成第一有源区；依次制备栅氧化层及第一非晶硅层覆盖所述第一深孔暴露的侧壁及所述第一有源区的上表面，且所述第一非晶硅层贯穿所述栅氧化层与所述第一有源区的上表面接触；继续制备第四氧化物层部分填充所述第一深孔，制备第二非晶硅层充满所述第一深孔，且所述第一非晶硅层与所述第二非晶硅层将所述第四氧化物层包裹于所述第一深孔中；于所述第一非晶硅层及所述第二非晶硅层中形成第二有源区后，制备氧化物保护层覆盖所述栓塞氧化物层及所述第二有源区的上表面，且所述第二有源区位于所述第四氧化物层之上；继续依次刻蚀所述氧化物保护层、所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以于所述第一深孔的一侧形成第二深孔；通过所述第二深孔，刻蚀工艺去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙；于所述栅极缝隙中制备第一金属层，并去除临近所述第二深孔的所述栅极缝隙中的部
分所述第一金属层；制备第五氧化物层充满所述栅极缝隙，且所述第五氧化物层还覆盖所述第二深孔的侧壁及底部；制备第二金属层充满所述第二深孔，以形成MOS器件；制备氮化物-氧化物交替叠置复合膜层覆盖所述氧化物保护层的上表面、所述第五氧化物层及所述第二金属层暴露的表面；于所述第二有源区之上制备第三深孔，以将该第二有源区的上表面予以暴露；通过所述第三深孔，去除氮化物-氧化物交替叠置复合膜层中临近所述临近该第三深孔的部分氮化物膜层，以形成与所述第三深孔贯通的电容缝隙；制备HSG层覆盖所述第三深孔的底部及其侧壁和所述电容缝隙的内壁，并形成电容介质层覆盖所述HSG层的表面；制备第三金属层充满所述第三深孔及所述电容缝隙，以形成与所述MOS器件连接的电容结构。作为一个优选的实施例，上述的制备方法，所述半导体衬底包括硅衬底及覆盖在所述硅衬底表面的牺牲氧化层，且所述第一深孔和所述第二深孔均贯穿所述牺牲氧化层至所述硅衬底的表面；其中，所述硅衬底中制备有深N型阱区层、位于该深N型阱区层之上的高压P型阱区层及设置在该高压P型阱区层之中且临近所述硅衬底表面的P+型阱注入区；以及所述MOS器件为NMOS器件。作为一个优选的实施例，上述的制备方法，所述半导体衬底上设置有外围区和DRAM单元结构区；其中，在所述外围区中制备有外围元器件，并于所述DRAM单元结构区中制备所述MOS器件和所述电容结构，且所述P+型阱注入区位于所述DRAM单元结构区中；以及在位于所述外围区中的所述半导体衬底之上制备有外围元器件，蚀刻停止层覆盖所述外围元器件及所述外围区中所述半导体衬底暴露的表面，且所述蚀刻停止层的表面覆盖有第一TEOS层。作为一个优选的实施例，上述的制备方法，采用干法刻蚀工艺制备所述第一深孔、所述第二深孔和所述第三深孔。作为一个优选的实施例，上述的制备方法，采用外延生长工艺制备所述单晶硅层。作为一个优选的实施例，上述的制备方法，所述第一有源区为漏极区，所述第二有源区为源极区。作为一个优选的实施例，上述的制备方法，于形成所述第二有源区之后，继续进行多晶硅转换工艺，以将所述第一非晶硅层和所述第二非晶硅层转换为多晶硅层。作为一个优选的实施例，上述的制备方法，所述第一金属层包括第一氮化钛薄膜和第一钨薄膜，且所述第一氮化钛薄膜覆盖在所述第一深孔、所述氧化物保护层及所述栅极缝隙的表面，而所述第一钨薄膜则充满上述的栅极缝隙并覆盖在位于所述第一深孔之中及所述氧化物保护层之上的所述第一氮化钛薄膜的表面上；所述第二金属层包括第二氮化钛薄膜和第二钨薄膜，且所述第二氮化钛薄膜覆盖在所述第五氧化物层的表面，所述第二钨薄膜覆盖所述第二氮化钛薄膜的表面并充满所述第二深孔。作为一个优选的实施例，上述的制备方法，采用原子层沉积制备所述第五氧化物层。作为一个优选的实施例，上述的制备方法，采用湿法刻蚀工艺去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙。作为一个优选的实施例，上述的制备方法，基于所述氧化物氮化硅台阶形成的所述第一金属层具有不同的台阶结构，所述方法还包括：基于所述第一金属层具有的不同的台阶结构制备若干个引线，以将所述MOS器件及所述电容结构的各个端点引出。附图说明参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图1～32为本申请实施例中DRAM器件的制备方法的流程结构示意图。具体实施方式如图1～32所示，本申请提供了一种DRAM器件的制备方本文档来自技高网...

【技术保护点】
一种DRAM器件的制备方法，其特征在于，所述方法包括：提供一半导体衬底；于所述半导体衬底之上形成氧化物氮化硅台阶，所述氧化物氮化硅台阶包括按照从下至上顺序依次叠置的第一氧化物层、第一氮化硅层、第二氧化物层、第二氮化硅层、第三氧化物层和第三氮化硅层；制备第二TEOS层覆盖所述半导体衬底暴露的表面及所述氧化物氮化硅台阶的侧壁；去除所述第三氮化硅层，并制备栓塞氧化物层覆盖所述第二TEOS层及所述第三氧化物层暴露的表面；按照从上至下顺序依次刻蚀所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以形成第一深孔；于所述第一深孔中制备单晶硅层，在所述单晶硅层的临近上表面区域形成第一有源区；依次制备栅氧化层及第一非晶硅层覆盖所述第一深孔暴露的侧壁及所述第一有源区的上表面，且所述第一非晶硅层贯穿所述栅氧化层与所述第一有源区的上表面接触；继续制备第四氧化物层部分填充所述第一深孔，制备第二非晶硅层充满所述第一深孔，且所述第一非晶硅层与所述第二非晶硅层将所述第四氧化物层包裹于所述第一深孔中；于所述第一非晶硅层及所述第二非晶硅层中形成第二有源区后，制备氧化物保护层覆盖所述栓塞氧化物层及所述第二有源区的上表面，且所述第二有源区位于所述第四氧化物层之上；继续依次刻蚀所述氧化物保护层、所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以于所述第一深孔的一侧形成第二深孔；通过所述第二深孔，刻蚀去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙；于所述栅极缝隙中制备第一金属层，并去除临近所述第二深孔的所述栅极缝隙中的部分所述第一金属层；制备第五氧化物层充满所述栅极缝隙，且所述第五氧化物层还覆盖所述第二深孔的侧壁及底部；制备第二金属层充满所述第二深孔，以形成MOS器件；制备氮化物‑氧化物交替叠置复合膜层覆盖所述氧化物保护层的上表面、所述第五氧化物层及所述第二金属层暴露的表面；于所述第二有源区之上制备第三深孔，以将该第二有源区的上表面予以暴露；通过所述第三深孔，去除氮化物‑氧化物交替叠置复合膜层中临近所述临近该第三深孔的部分氮化物膜层，以形成与所述第三深孔贯通的电容缝隙；制备HSG层覆盖所述第三深孔的底部及其侧壁和所述电容缝隙的内壁，并形成电容介质层覆盖所述HSG层的表面；制备第三金属层充满所述第三深孔及所述电容缝隙，以形成与所述MOS器件连接的电容结构。...

【技术特征摘要】
1.一种DRAM器件的制备方法，其特征在于，所述方法包括：提供一半导体衬底；于所述半导体衬底之上形成氧化物氮化硅台阶，所述氧化物氮化硅台阶包括按照从下至上顺序依次叠置的第一氧化物层、第一氮化硅层、第二氧化物层、第二氮化硅层、第三氧化物层和第三氮化硅层；制备第二TEOS层覆盖所述半导体衬底暴露的表面及所述氧化物氮化硅台阶的侧壁；去除所述第三氮化硅层，并制备栓塞氧化物层覆盖所述第二TEOS层及所述第三氧化物层暴露的表面；按照从上至下顺序依次刻蚀所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以形成第一深孔；于所述第一深孔中制备单晶硅层，在所述单晶硅层的临近上表面区域形成第一有源区；依次制备栅氧化层及第一非晶硅层覆盖所述第一深孔暴露的侧壁及所述第一有源区的上表面，且所述第一非晶硅层贯穿所述栅氧化层与所述第一有源区的上表面接触；继续制备第四氧化物层部分填充所述第一深孔，制备第二非晶硅层充满所述第一深孔，且所述第一非晶硅层与所述第二非晶硅层将所述第四氧化物层包裹于所述第一深孔中；于所述第一非晶硅层及所述第二非晶硅层中形成第二有源区后，制备氧化物保护层覆盖所述栓塞氧化物层及所述第二有源区的上表
\t面，且所述第二有源区位于所述第四氧化物层之上；继续依次刻蚀所述氧化物保护层、所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以于所述第一深孔的一侧形成第二深孔；通过所述第二深孔，刻蚀去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙；于所述栅极缝隙中制备第一金属层，并去除临近所述第二深孔的所述栅极缝隙中的部分所述第一金属层；制备第五氧化物层充满所述栅极缝隙，且所述第五氧化物层还覆盖所述第二深孔的侧壁及底部；制备第二金属层充满所述第二深孔，以形成MOS器件；制备氮化物-氧化物交替叠置复合膜层覆盖所述氧化物保护层的上表面、所述第五氧化物层及所述第二金属层暴露的表面；于所述第二有源区之上制备第三深孔，以将该第二有源区的上表面予以暴露；通过所述第三深孔，去除氮化物-氧化物交替叠置复合膜层中临近所述临近该第三深孔的部分氮化物膜层，以形成与所述第三深孔贯通的电容缝隙；制备HSG层覆盖所述第三深孔的底部及其侧壁和所述电容缝隙的内壁，并形成电容介质层覆盖所述HSG层的表面；制备第三金属层充满所述第三深孔及所述电容缝隙，以形成与...

【专利技术属性】
技术研发人员：徐静静，陈俊，张晓敏，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42