屏蔽栅功率MOSFET及其制造方法技术

本发明专利技术公开了一种屏蔽栅功率MOSFET，原胞包括：沟槽，形成于外延层中；屏蔽电极，形成于沟槽底部；屏蔽电极和沟槽的内侧表面之间隔离有屏蔽介质膜；沟槽栅电极，形成于沟槽顶部；沟槽栅电极底部通过栅极间隔离介质膜和屏蔽电极隔离；沟槽栅电极和沟槽的侧面之间隔离有栅介质膜；形成于外延层中的沟道区；屏蔽介质膜包括掺杂氧化膜，通过掺杂来降低屏蔽介质膜的介电常数；通过降低屏蔽介质膜的介电常数来降低屏蔽介质膜的厚度并使屏蔽栅功率MOSFET的耐压保持不变。本发明专利技术还公开了一种屏蔽栅功率MOSFET的制造方法。本发明专利技术能缩小沟槽的宽度和间距即能缩小原胞的步进，从而能增加器件的沟道密度、降低器件单位面积的导通电阻。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅功率MOSFET；本专利技术还涉及一种屏蔽栅功率MOSFET的制造方法。
技术介绍
自功率MOS技术专利技术以来，该技术已取得了很多重要的发展和长足的进步。近年来，功率MOS技术的新器件结构和新制造工艺不断的涌现，以达到两个最基本的目标：最大的功率处理能力，最小的功率损耗。沟槽栅MOSFET(Trench MOS)技术是实现此目标最重要的技术推动力之一。最初，Trench MOS技术的专利技术是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而，改进的新的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻，Trench MOS技术发展的其主要目标是：(1)降低正向导通电阻以减小静态功率损耗；(2)提高开关速度以减小瞬态功率损耗。新的Trench MOS结构中，最具代表性的是屏蔽栅(Shield-Gate)技术，可利用其第一层多晶层即屏蔽多晶硅(Shield)作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，所以Shield-Gate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的Trench MOS产品。此外，由于Shield-Gate技术可具有更高的输入电容(Ciss)和米勒(Miller)电容(Cgd)比值，Ciss/Cgd，所以，Shield-Gate器件拥有更高的抗漏极电压震荡对栅极影响的能力。近年具有屏蔽栅的Trench MOS结构及工艺方面的改进层出不穷，这些新的结构及工艺极大的提高该结构器件的市场占有率，通过该技术生产的Trench MOS产品市场占有率逐年提高，得到蓬勃发展。对于一定耐压的沟槽屏蔽栅功率MOSFET，第一层多晶层(Shield)作为“体内场板”，此场板下的氧化层厚度有一个最优值，针对不同的沟槽的步进(pitch)尺寸，pitch为沟槽的宽度和间距和，此氧化层厚度太薄或太厚都不能实现耐压的最优。例如，针对100V的屏蔽栅功率MOSFET，第一层多晶层下面的氧化层厚度一般为左右，这就决定了原胞的尺寸即pitch会比较大，若通过一种技术使氧化层厚度为也能实现耐压最优，那么，在同样条件下，原胞的尺寸就可以缩小0.6μm。这
样Trench MOS结构就增加了沟道密度，降低了器件单位面积的导通电阻。
技术实现思路
本专利技术所要解决的技术问题是提供一种屏蔽栅功率MOSFET，能在满足器件的耐压要求的条件下降低屏蔽介质膜的厚度，从而能缩小沟槽的宽度和间距即能缩小原胞的步进，从而能增加器件的沟道密度、降低器件单位面积的导通电阻。为此，本专利技术还提供一种屏蔽栅功率MOSFET的制造方法。为解决上述技术问题，本专利技术提供的屏蔽栅功率MOSFET的导通区由多个原胞周期性排列组成，各所述原胞包括：沟槽，形成于第一导电类型的外延层中，所述外延层形成于第一导电类型的半导体衬底表面。屏蔽电极，由形成于所述沟槽底部的电极材料层组成；所述屏蔽电极和所述沟槽的内侧表面之间隔离有屏蔽介质膜。沟槽栅电极，由形成于所述沟槽顶部的电极材料层组成；所述沟槽栅电极底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜。沟道区由形成于所述外延层中的第二导电类型阱区组成，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道。所述沟道区底部的所述外延层组成漂移区；在所述屏蔽栅功率MOSFET为反向偏置状态下，所述屏蔽电极通过所述屏蔽介质膜对所述漂移区进行横向耗尽并实现所述屏蔽栅功率MOSFET的耐压能力提高。所述屏蔽介质膜包括掺杂氧化膜，通过掺杂来降低所述屏蔽介质膜的介电常数且使所述屏蔽介质膜的介电常数低于未掺杂氧化膜的介电常数(k)；在所述屏蔽栅功率MOSFET的耐压要求确定的条件下，通过降低所述屏蔽介质膜的介电常数来降低所述屏蔽介质膜的厚度并使所述屏蔽栅功率MOSFET的耐压保持不变，通过降低所述屏蔽介质膜的厚度来缩小所述沟槽的宽度和间距，从而缩小所述原胞的步进。进一步的改进是，所述半导体衬底为硅衬底，所述外延层为硅外延层。进一步的改进是，所述屏蔽介质膜由一层掺杂氧化膜组成；或者，所述屏蔽介质膜由多层掺杂氧化膜组成，所述屏蔽介质膜的各层掺杂氧化膜的掺杂杂质不同或掺杂浓度不同；或者，所述屏蔽介质膜由掺杂氧化膜和未掺杂氧化膜叠加形成。进一步的改进是，所述屏蔽介质膜的掺杂氧化膜为热氧化膜或化学气相淀积的氧化膜，所述屏蔽介质膜的掺杂氧化膜的掺杂杂质为氟，碳，氟加碳。进一步的改进是，所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。为解决上述技术问题，本专利技术提供的屏蔽栅功率MOSFET的制造方法的屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的形成步骤包括：步骤一、提供一表面形成有第一导电类型的外延层的第一导电类型的半导体衬底，采用光刻刻蚀工艺在所述外延层的栅极形成区域中形成沟槽。步骤二、在所述沟槽的底部依次形成屏蔽介质膜和屏蔽电极。所述屏蔽电极由电极材料层组成，所述屏蔽电极和所述沟槽的内侧表面之间隔离有所述屏蔽介质膜。所述屏蔽介质膜包括掺杂氧化膜，通过掺杂来降低所述屏蔽介质膜的介电常数且使所述屏蔽介质膜的介电常数低于未掺杂氧化膜的介电常数。步骤三、在所述屏蔽电极顶部表面形成栅极间隔离介质膜。步骤四、在所述屏蔽介质膜顶部的所述沟槽侧面形成栅介质膜。步骤五、在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极由电极材料层组成；所述沟槽栅电极底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜。步骤六、在所述外延层中形成第二导电类型阱区并由所述阱区组成沟道区，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道。所述沟道区底部的所述外延层组成漂移区；在所述屏蔽栅功率MOSFET为反向偏置状态下，所述屏蔽电极通过所述屏蔽介质膜对所述漂移区进行横向耗尽并实现所述屏蔽栅功率MOSFET的耐压能力提高。在所述屏蔽栅功率MOSFET的耐压要求确定的条件下，通过降低所述屏蔽介质膜的介电常数来降低所述屏蔽介质膜的厚度并使所述屏蔽栅功率MOSFET的耐压保持不变，通过降低所述屏蔽介质膜的厚度来缩小所述沟槽的宽度和间距，从而缩小所述原胞的步进。进一步的改进是，步骤一中所述半导体衬底为硅衬底，所述外延层为硅外延层。进一步的改进是，所述屏蔽介质膜的掺杂氧化膜采用热氧化工艺形成；或者，所述屏蔽介质膜的掺杂氧化膜采用化学气相淀积工艺形成；所述屏蔽介质膜的掺杂氧化膜的掺杂杂质为氟，碳，氟加碳。进一步的改进是，所述屏蔽介质膜由一层掺杂氧化膜组成；或者，所述屏蔽介质膜由多层掺杂氧化膜组成，所述屏蔽介质膜的各层掺杂氧化膜的掺杂杂质不同或掺杂浓度不同；或者，所述屏蔽介质膜由掺杂氧化膜和未掺杂氧化膜叠加形成。进一步的改进是，所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。本专利技术通过对屏蔽电极底部的屏蔽介质膜进行氧化膜的掺杂来降低屏蔽介质膜的介电常数，和现有技术本文档来自技高网...

【技术保护点】
一种屏蔽栅功率MOSFET，其特征在于：屏蔽栅功率MOSFET的导通区由多个原胞周期性排列组成，各所述原胞包括：沟槽，形成于第一导电类型的外延层中，所述外延层形成于第一导电类型的半导体衬底表面；屏蔽电极，由形成于所述沟槽底部的电极材料层组成；所述屏蔽电极和所述沟槽的内侧表面之间隔离有屏蔽介质膜；沟槽栅电极，由形成于所述沟槽顶部的电极材料层组成；所述沟槽栅电极底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜；沟道区由形成于所述外延层中的第二导电类型阱区组成，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道；所述沟道区底部的所述外延层组成漂移区；在所述屏蔽栅功率MOSFET为反向偏置状态下，所述屏蔽电极通过所述屏蔽介质膜对所述漂移区进行横向耗尽并实现所述屏蔽栅功率MOSFET的耐压能力提高；所述屏蔽介质膜包括掺杂氧化膜，通过掺杂来降低所述屏蔽介质膜的介电常数且使所述屏蔽介质膜的介电常数低于未掺杂氧化膜的介电常数；在所述屏蔽栅功率MOSFET的耐压要求确定的条件下，通过降低所述屏蔽介质膜的介电常数来降低所述屏蔽介质膜的厚度并使所述屏蔽栅功率MOSFET的耐压保持不变，通过降低所述屏蔽介质膜的厚度来缩小所述沟槽的宽度和间距，从而缩小所述原胞的步进。...

【技术特征摘要】
1.一种屏蔽栅功率MOSFET，其特征在于：屏蔽栅功率MOSFET的导通区由多个原胞周期性排列组成，各所述原胞包括：沟槽，形成于第一导电类型的外延层中，所述外延层形成于第一导电类型的半导体衬底表面；屏蔽电极，由形成于所述沟槽底部的电极材料层组成；所述屏蔽电极和所述沟槽的内侧表面之间隔离有屏蔽介质膜；沟槽栅电极，由形成于所述沟槽顶部的电极材料层组成；所述沟槽栅电极底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜；沟道区由形成于所述外延层中的第二导电类型阱区组成，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道；所述沟道区底部的所述外延层组成漂移区；在所述屏蔽栅功率MOSFET为反向偏置状态下，所述屏蔽电极通过所述屏蔽介质膜对所述漂移区进行横向耗尽并实现所述屏蔽栅功率MOSFET的耐压能力提高；所述屏蔽介质膜包括掺杂氧化膜，通过掺杂来降低所述屏蔽介质膜的介电常数且使所述屏蔽介质膜的介电常数低于未掺杂氧化膜的介电常数；在所述屏蔽栅功率MOSFET的耐压要求确定的条件下，通过降低所述屏蔽介质膜的介电常数来降低所述屏蔽介质膜的厚度并使所述屏蔽栅功率MOSFET的耐压保持不变，通过降低所述屏蔽介质膜的厚度来缩小所述沟槽的宽度和间距，从而缩小所述原胞的步进。2.如权利要求1所述的屏蔽栅功率MOSFET，其特征在于：所述半导体衬底为硅衬底，所述外延层为硅外延层。3.如权利要求1或2所述的屏蔽栅功率MOSFET，其特征在于：所述屏蔽介质膜由一层掺杂氧化膜组成；或者，所述屏蔽介质膜由多层掺杂氧化膜组成，所述屏蔽介质膜的各层掺杂氧化膜的掺杂杂质不同或掺杂浓度不同；或者，所述屏蔽介质膜由掺杂氧化膜和未掺杂氧化膜叠加形成。4.如权利要求1或2所述的屏蔽栅功率MOSFET，其特征在于：所述屏蔽介质膜的掺杂氧化膜为热氧化膜或化学气相淀积的氧化膜，所述屏蔽介质膜的掺杂氧化膜的掺杂杂质为氟，碳，氟加碳。5.如权利要求1或2所述的屏蔽栅功率MOSFET，其特征在于：所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。6.一种屏蔽栅功率MOSFET的制造方法，其特征在于，屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的形成步骤包括：步骤一、提供一表面形成有第一导电类型的外延层...

【专利技术属性】
技术研发人员：李东升，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东;44