集成电路ESD失效预警电路制造技术

本发明专利技术涉及一种集成电路ESD失效预警电路，包括：正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容C006、C007以及二极管D001、D002、D003、D004和D005。本发明专利技术能在被监视集成电路发生ESD事件时及时预警，从而有效提高了器件可靠性。而且，本发明专利技术中的正电压应力产生模块和负电压应力产生模块产生的应力电压是可调的，用户可根据被监视集成电路的实际情况进行灵活设置，因此本发明专利技术的灵活性高，应用范围广。

【技术实现步骤摘要】

本专利技术涉及半导体器件可靠性领域，特别是涉及一种集成电路ESD失效预警电路。
技术介绍
半导体器件一直面临着静电放电(ESD)所带来的可靠性问题，特别是随着器件特征尺寸不断减小、栅氧层厚度不断变薄、集成度不断提高，ESD问题变得愈来愈严重。当前，器件可靠性保障已从过去主要通过可靠性试验和筛选来控制最终产品的可靠性，逐步转向工艺过程控制、加强可靠性设计与功能设计的协同、故障预测与健康管理(Prognostics and Health Management,PHM)技术设计。因此，针对于集成电路中的半导体器件所面临的ESD失效问题，有必要设计一种失效预警电路，保障半导体器件的可靠性。
技术实现思路
基于此，为解决现有技术中的问题，本专利技术提供一种集成电路ESD失效预警电路，作为一种PHM技术，可以有效地实现对集成电路因ESD失效而进行预警，提高器件可靠性。为实现上述目的，本专利技术实施例采用以下技术方案：一种集成电路ESD失效预警电路，包括：正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容C006、C007以及二极管D001、D002、D003、D004和D005；电容C007的一端与所述正电压应力产生模块的输出端连接，另一端接地；二极管D005的阳极接地，阴极分别与所述正电压应力产生模块的输出端、所述降压模块的输入端连接；电容C006的一端与二极管D005的阴极连接，另一端分别与所述负电压应力产生模块的输出端、二极管D003的阳极连接；二极管D004的阴极与所述正电压应力产生模块的输出端连接，阳极分别与二极管D003的阴极、二极管D001的阳极以及二极管D002的阴极连接；二极管D001的阴极接电压源，二极管D002的阳极接地；所述输出报警模块的输入端与所述降压模块的输出端连接。采用本专利技术实施例提供的上述技术方案，电容C006、C007均为测试电容，正电压应力产生模块产生的正电压应力加载到电容C007上，负电压应力产生模块产生的负电压应力加载到电容C006上。当被监测集成电路发生正或负ESD事件且导致测试电容被击穿时，输出报警模块将及时报警，并且通过反馈回路关断正电压应力产生模块和负电压应力产生模块，避免多余的功耗。故本专利技术的集成电路ESD失效预警电路，能在被监视集成电路发生ESD事件时及时预警，从而有效提高了器件可靠性。而且，本专利技术中的正电压应力产生模块和负电压应力产生模块产生的应力电压是可调的，用户可根据被监视集成电路的实际情况进行灵活设置，因此本专利技术的灵活性高，应用范围广。附图说明图1是本专利技术的集成电路ESD失效预警电路在一个实施例中的原理结构示意图；图2为本专利技术实施例中正电压应力产生模块的电路结构示意图；图3为本专利技术实施例中负电压应力产生模块的电路结构示意图；图4为本专利技术实施例中第一电荷泵的电路结构示意图；图5为本专利技术实施例中第二电荷泵的电路结构示意图；图6为本专利技术实施例中分压控制电路的结构示意图；图7为本专利技术实施例中两相互不交互时钟电路的结构示意图；图8为本专利技术实施例中四相互不交互时钟电路的结构示意图；图9为本专利技术实施例中四相互不交互时钟电路产生的四个相位互不交叠的时钟信号的示意图；图10为本专利技术实施例中降压模块的电路结构示意图；图11为本专利技术实施例中输出报警模块的电路结构示意图。具体实施方式下面将结合较佳实施例及附图对本专利技术的内容作进一步详细描述。显然，下文所描述的实施例仅用于解释本专利技术，而非对本专利技术的限定。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。应当理解的是，尽管在下文中采用术语“第一”、“第二”等来描述各种信息，但这些信息不应限于这些术语，这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本专利技术范围的情况下，“第一”信息也可以被称为“第二”信息，类似的，“第二”信息也可以被称为“第一”信息。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部内容。图1是本专利技术的集成电路ESD失效预警电路在一个实施例中的原理结构示意图，如图1所示，本实施例中的集成电路ESD失效预警电路包括：正电压应力产生模块100，负电压应力产生模块200，降压模块300，输出报警模块400，电容C006、C007以及二极管D001、D002、D003、D004和D005。其中，电容C007的一端与正电压应力产生模块100的输出端连接，另一端接地；二极管D005的阳极接地，阴极分别与正电压应力产生模块100的输出端、降压模块300的输入端连接；电容C006的一端与二极管D005的阴极连接，另一端分别与负电压应力产生模块200的输出端、二极管D003的阳极连接；二极管D004的阴极与正电压应力产生模块100的输出端连接，阳极分别与二极管D003的阴极、二极管D001的阳极以及二极管D002的阴极连接；二极管D001的阴极接电压源VDD，二极管D002的阳极接地；输出报警模块400的输入端与降压模块300的输出端连接。参照图1所示，本实施例中该集成电路ESD失效预警电路的工作原理为：正电压应力产生模块100产生的正电压应力大于被监视集成电路中MOS管所受的正电压应力，负电压应力产生模块200产生的负电压应力大于被监视集成电路中MOS管所受的负电压应力，电容C006、C007均为测试电容，其中，正电压应力产生模块100产生的正电压应力加载到电容C007上，负电压应力产生模
块200产生的负电压应力加载到电容C006上。当Input Pin端发生ESD事件，且未被二极管D001和D002组成的ESD钳位电路过滤掉，该ESD事件将被二极管D003和D004耦合到测试电容上。若发生正ESD事件，该事件将被二极管D004耦合到电容C007上；若发生负ESD事件，该事件将被二极管D003耦合到电容C006上。二极管D005的作用是避免负ESD事件影响到电容C007。当测试电容都未被击穿时，节点N008保持较高正电压，降压模块300对高应力电压进行降压，保护输出报警模块400中的器件，而输出报警模块400的输出将保持高电平；若某一测试电容发生击穿失效，则节点N008的电压降低(低于输出报警模块400的参考电压)，输出报警模块400的输出由高电平跳转为低电平，发出报警。较佳的，仍参照图1所示，本实施例中的集成电路ESD失效预警电路还可包括可控开关S001、S002。正电压应力产生模块100的时钟输入端经可控开关S002接外部时钟信号，负电压应力产生模块200的时钟输入端经可控开关S002接外部时钟信号。输出报警模块400的输出端分别连接至可控开关S001、S002的控制端。当某一测试电容发生击穿失效，节点N008的电压降低(低于输出报警模块400的参考电压)，输出报警模块400的输出由高电平跳转为低电平，此时不仅可以发出报警，还可以通过反馈回路使可控开关S001、S002关断，这样正电压应力产生模块100和负电压应力产生模块200均关断，可避免多余的功耗。其中可控开关S001、S002可选用各种开关器件，例如可控硅、开关MOS管等，或者采用其它具有开关功能的可控模块，本实施例对此不进行限制。本实施例中的集成本文档来自技高网...

【技术保护点】
一种集成电路ESD失效预警电路，其特征在于，包括：正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容C006、C007以及二极管D001、D002、D003、D004和D005；电容C007的一端与所述正电压应力产生模块的输出端连接，另一端接地；二极管D005的阳极接地，阴极分别与所述正电压应力产生模块的输出端、所述降压模块的输入端连接；电容C006的一端与二极管D005的阴极连接，另一端分别与所述负电压应力产生模块的输出端、二极管D003的阳极连接；二极管D004的阴极与所述正电压应力产生模块的输出端连接，阳极分别与二极管D003的阴极、二极管D001的阳极以及二极管D002的阴极连接；二极管D001的阴极接电压源，二极管D002的阳极接地；所述输出报警模块的输入端与所述降压模块的输出端连接。

【技术特征摘要】
1.一种集成电路ESD失效预警电路，其特征在于，包括：正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容C006、C007以及二极管D001、D002、D003、D004和D005；电容C007的一端与所述正电压应力产生模块的输出端连接，另一端接地；二极管D005的阳极接地，阴极分别与所述正电压应力产生模块的输出端、所述降压模块的输入端连接；电容C006的一端与二极管D005的阴极连接，另一端分别与所述负电压应力产生模块的输出端、二极管D003的阳极连接；二极管D004的阴极与所述正电压应力产生模块的输出端连接，阳极分别与二极管D003的阴极、二极管D001的阳极以及二极管D002的阴极连接；二极管D001的阴极接电压源，二极管D002的阳极接地；所述输出报警模块的输入端与所述降压模块的输出端连接。2.根据权利要求1所述的集成电路ESD失效预警电路，其特征在于，还包括可控开关S001、S002；所述正电压应力产生模块的时钟输入端经可控开关S002接外部时钟信号，所述负电压应力产生模块的时钟输入端经可控开关S001接外部时钟信号；所述输出报警模块的输出端分别连接至可控开关S001、S002的控制端。3.根据权利要求1或2所述的集成电路ESD失效预警电路，其特征在于，所述正电压应力产生模块包括：电容C101、C102，NMOS管MN101，PMOS管MP102、MP103、MP104；PMOS管MP103、MP104各自的衬底均与自身的源极连接；电容C102的一端为所述正电压应力产生模块的时钟输入端，另一端与NMOS管MN101的源极连接；NMOS管MN101的栅极和漏极接电压源，NMOS管MN101的源极分别连接PMOS管MP102的源极、PMOS管MP103的漏极以及PMOS管MP104的栅极，NMOS管MN101的衬底接地；电容C101的一端接地，另一端与PMOS管MP102的栅极和漏极连接；PMOS管MP102的漏极分别与PMOS管MP103的栅极、PMOS管MP104
\t的漏极连接，衬底分别与PMOS管MP103的源极、PMOS管MP104的源极连接。4.根据权利要求1或2所述的集成电路ESD失效预警电路，其特征在于，所述负电压应力产生模块包括：可控开关S1、S2、S3、S4、S5以及S6，第一电荷泵，第二电荷泵，两相互不交叠时钟电路，四相互不交叠时钟电路，反相器U1、U2以及分压控制电路；可控开关S1、S2、S3、S4、S5和S6均包括第一端、第二端以及用于控制第一端和第二端接通的控制端；可控开关S2的第一端与可控开关S4的第二端连接，可控开关S2的第二端连接至所述两相互不交叠时钟电路的时钟输入端，所述两相互不交叠时钟电路的时钟输出端与所述第一电荷泵的时钟输入端连接；可控开关S1的第一端与可控开关S3的第二端连接，可控开关S1的第二端连接至所述四相互不交叠时钟电路的时钟输入端，所述四相互不交叠时钟电路的时钟输出端与所述第二电荷泵的时钟输入端连接；可控开关S3的第一端为所述负电压应力产生模块的时钟输入端，可控开关S3的第一端与可控开关S4的第一端连接；可控开关S5、S6的第一端均接电压源，可控开关S6的第二端连接至所述第一电荷泵的电压输入端，可控开关S5的第二端连接至所述第二电荷泵的电压输入端；所述第一电荷泵的输出端和所述第二电荷泵的输出端均连接至所述分压控制电路的输入端；所述分压控制电路的第一控制信号输出端分别连接至可控开关S1、S2的控制端；所述分压控制电路的第二控制信号输出端分别连接至可控开关S4、S6的控制端以及反相器U1的输入端和反相器U2的输入端；反相器U1的输出端连接至可控开关S3的控制端，反相器U2的输出端连接至可控开关S5的控制端。5.根据权利要求4所述的集成电路ESD失效预警电路，其特征在于，所述第一电荷泵包括：电容C208a、C209a以及C210a，PMOS管MP201a、MP202a、MP203a、MP204a、MP205a、MP206a以及MP207a；PMOS管MP202a、MP203a、MP205a以及MP206a各自的衬底均与自身的源极连接；电容C208a的一端连接至所述两相互不交叠时钟电路的第一时钟输出端，另一端连接至PMOS管MP206a的漏极；PMOS管MP204a的栅极通过电容C209a连接至所述两相互不交叠时钟电路的第二时钟输出端，PMOS管MP204a的漏极分别连接至PMOS管MP206a的漏极、PMOS管MP201a的栅极以及PMOS管MP205a的栅极，PMOS管MP204a的源极分别连接至PMOS管MP205a的漏极、PMOS管MP206a的栅极、PMOS管MP201a的漏极、PMOS管MP202a的漏极以及PMOS管MP203a的栅极，PMOS管MP204a的衬底分别连接至PMOS管MP205a和PMOS管MP206a的源极；PMOS管MP205a的漏极为电压输入端；PMOS管MP201a的源极分别连接至PMOS管MP204a的栅极、PMOS管MP207a的漏极和栅极、PMOS管MP203a的漏极以及PMOS管MP202a的栅极；PMOS管MP201a的衬底分别与PMOS管MP207a的衬底、PMOS管MP202a的源极以及PMOS管MP203a的源极连接；电容C210a的一端接地，另一端与PMOS管MP207a的源极连接。6.根据权利要求4所述的集成电路ESD失效预警电路，其特征在于，所述第二电荷泵包括：电容C220b、C221b、C222b以及C223b，PMOS管MP211b、MP212b、MP213b、MP214b、MP215b、MP216b、MP217b、MP218b以及MP219b；PMOS管MP211b、MP212b、MP214b以及MP216b各自的衬底均与自身的源极连接；电容C220b的一端与所述四相互不交叠时钟电路的第一时钟输出端连接，另一端分别与PMOS管MP211b的漏极、PMOS管MP215b的栅极连接；PMOS管MP213b的栅极分别连接至PMOS管MP215b的源极、PMOS管MP216b的漏极、PMOS管MP217b的漏极以及PMOS管MP219b的源极；PMOS管MP213b的源极分别连接至PMOS管MP211b的源极、PMOS管MP212b的漏极、PMOS管MP214b的漏极、PMOS管MP215b的漏极以及PMOS管MP216b的栅极；PMOS管MP213b的漏极连接PMOS管MP211b的漏极和PMOS管
\tMP212b的栅极；PMOS管MP213b的衬底分别连接PMOS管MP211b的源极、PMOS管MP212b的源极以及PMOS管MP219b的衬底；电容C221b的一端与所述四相互不交叠时钟电路的第二时钟输出端连接，另一端与PMOS管MP213b的栅极连接；PMOS管MP215b的源极与PMOS管MP214b的栅极连接；PMOS管MP215b的衬底分别与PMOS管MP214b的源极、PMOS管MP216b的源极、PMOS管MP217b的衬底以及PMOS管MP218b...

【专利技术属性】
技术研发人员：陈义强，李昂，雷登云，恩云飞，郝立超，方文啸，侯波，
申请(专利权)人：工业和信息化部电子第五研究所，
类型：发明
国别省市：广东;44