本发明专利技术的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的半导体存储装置具备第1导电型的第1阱(21)、设置在第1阱(21)的上方且包含第1存储元晶体管(MT)的存储元阵列(111)以及与第1存储元晶体管(MT)连接的第1配线。在擦除第1存储元晶体管的数据时，对第1配线施加正的第1电位，且在擦除数据时，第1阱(21)在电浮动状态下上升到正的第2电位。
【技术实现步骤摘要】
[相关申请]本申请享有以日本专利申请2015-42540号(申请日：2015年3月4日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
已知将存储元晶体管三维排列而成的NAND(Not AND，与非)型闪存。
技术实现思路
本专利技术的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的半导体存储装置具备第1导电型的第1阱、设置在第1阱的上方且包含第1存储元晶体管的存储元阵列以及与第1存储元晶体管连接的第1配线。在擦除第1存储元晶体管的数据时，对第1配线施加正的第1电位，且在擦除数据时，第1阱在电浮动状态下上升到正的第2电位。附图说明图1是第1实施方式的半导体存储装置的框图。图2是第1实施方式的半导体存储装置所具备的存储元阵列的电路图。图3是第1实施方式的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。图4是第1实施方式的半导体存储装置所具备的读出放大器单元的电路图。图5是表示第1实施方式的半导体存储装置在擦除时的各配线的电位的时序图。图6是表示第1实施方式的半导体存储装置在擦除时的电容耦合的存储元阵列及半导体衬底的剖视图。图7是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。图8是第2实施方式的半导体存储装置所具备的驱动器的框图。图9是第2实施方式的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。图10是表示第2实施方式的半导体存储装置在擦除时的各配线的电位的时序图。图11是表示第2实施方式的半导体存储装置在擦除时的驱动器的连接的框图。图12是表示第2实施方式的半导体存储装置在擦除时的电容耦合的存储元阵列及半导体衬底的剖视图。图13是第3实施方式的半导体存储装置所具备的驱动器的框图。图14是表示第3实施方式的半导体存储装置的源极线、读出放大器的电源线及驱动器的信号线的状态的表格。图15是表示第3实施方式的半导体存储装置在擦除时的驱动器的连接的框图。图16是表示第3实施方式的半导体存储装置的源极线、读出放大器的电源线及驱动器的信号线的状态的表格。图17是第4实施方式的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。图18是第5实施方式的半导体存储装置所具备的存储元阵列的电路图。图19是第5实施方式的半导体存储装置所具备的存储元阵列的立体图。图20是第5实施方式的半导体存储装置所具备的存储元阵列的俯视图。图21是沿图20的21-21线的剖视图。图22是沿图20的22-22线的剖视图。图23是沿图20的23-23线的剖视图。图24是表示第5实施方式的半导体存储装置在擦除时的各配线的电位的时序图。图25是第1实施方式的变化例的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。图26是表示第2实施方式的变化例的半导体存储装置在擦除时的各配线的电位的时序图。具体实施方式以下，参照附图对实施方式进行说明。在所述说明时，遍及所有图对共通的部分标注共通的参照符号。1.第1实施方式对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，举出将存储元晶体管积层在半导体衬底上而成的三维积层型NAND型闪存为例进行说明。1.1关于构成1.1.1关于半导体存储装置的整体构成首先，使用图1对半导体存储装置的整体构成进行说明。NAND型闪存100是由未图示的外部控制器控制，且从该控制器被供给电源电压VDD(例如3.3V)而动作。如图所示，NAND型闪存100大致具备芯部110及周边电路部120。芯部110具备存储元阵列111、行解码器112及读出放大器113。存储元阵列111具备多个非易失性存储元晶体管的集合即多个区块BLK(BLK0、BLK1、…)。区块BLK各自具备分别与字线及位线建立关联的存储元晶体管的集合即多个串单元SU(SU0、SU1、…)。串单元SU各自具备将存储元晶体管串联连接而成的多个NAND串116。当然，NAND串116的数量任意。关于存储元阵列111的详情将在下文叙述。行解码器112例如在写入及读取数据时，对区块BLK的地址或页的地址进行解码，选择与成为对象的页对应的字线。然后，行解码器112对选择字线及非选择字线施加适当的电压。读出放大器113在读取数据时，读出(sense)从存储元晶体管读取到位线的数据。而且，在写入数据时，将写入数据传送到存储元晶体管。周边电路部120具备序列发生器121、电压产生电路122及驱动器123。序列发生器121控制NAND型闪存100整体的动作。电压产生电路122通过使电源电压VDD升压或降压而产生写入、读取及擦除数据所需的电压，且供给到驱动器123。驱动器123将电压产生电路122所产生的电压供给到行解码器112、读出放大器113、未图示的源极线及阱等。1.1.2关于存储元阵列的电路构成其次，使用图2对存储元阵列111的电路构成进行说明。如图所示，区块BLK具有例如四个包含NAND串116的串单元SU。存在于同一区块BLK内的存储元晶体管MT的数据例如被一次擦除。此外，数据的擦除范围并不限定于一个区块BLK，也可一次擦除多个区块BLK，还可一次擦除一个区块BLK内的一部分区域。而且，关于数据的擦除，记载在例如“非易失性半导体存储装置”这一2010年1月27日提出申请的美国专利申请12/694,690号中。而且，记载在“非易失性半导体存储装置”这一2011年9月18日提出申请的美国专利申请13/235,389号中。这些专利申请的整体在本申请的说明书中以参照形式被引用。相对于此，本实施方式的数据的读取及写入是对与任一区块BLK的任一串单元SU中的任一字线WL共通地连接的多个存储元晶体管MT一次进行。以下，将一次读取或写入的数据的单位称为“页”。NAND串116各自包含存储元晶体管MT(MT0～MT7)、虚设的存储元晶体管MT_D、选择晶体管ST1、ST2以及背栅极晶体管BT，且它们串联连接。此外，各晶体管的个数任意，虚设的存储元晶体管MT_D也可取消。同一串单元SU内的选择晶体管ST1的栅极连接在同一选择栅极线SGD，且选择晶体管ST2的栅极连接在同一选择栅极线SGS。同一区块BLK内的存储元晶体管MT～MT7分别连接在同一字线WL0～WL7，背栅极晶体管BT的控制栅极连接在同一背栅极线BG。在多个区块BLK间位于同一行的NAND串116的选择晶体管ST1连接在同一位线BL(BL0～BL(N－1)的任一个，N为1以上的自然数)。或者，位于多个区块BLK间的NAND串116连接在同一源极线SL。1.1.3关于存储元阵列及半导体衬底的截面构成其次，使用图3对存储元阵列111及半导体衬底的截面构成详细地进行说明。如图所示，在p型半导体衬底20的表面附近设置n型阱21，在n型阱21的表面区域配置着由未图示的元件分离区域分离后的元件区域23(Active Area(活性区)：AA)。此外，在图3的例子中，在元件区域23上未形成晶体管。进而，元件区域23既可为n型阱，也可为p型阱。而且，在n型阱21的表面区域设有n+扩散层25，且经由接触插塞26而与配线层28连接。配线层28是作为将从驱动器123供给的电压传送到n型阱21的阱配线CNWELL发挥功能。而本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于具备：第1导电型的第1阱；存储元阵列，设置在所述第1阱的上方，且包含第1存储元晶体管；以及第1配线，与所述第1存储元晶体管连接；且在擦除所述第1存储元晶体管的数据时，对所述第1配线施加正的第1电位，在擦除所述数据时，所述第1阱在电浮动状态下上升到正的第2电位。
【技术特征摘要】
2015.03.04 JP 2015-0425401.一种半导体存储装置，其特征在于具备：第1导电型的第1阱；存储元阵列，设置在所述第1阱的上方，且包含第1存储元晶体管；以及第1配线，与所述第1存储元晶体管连接；且在擦除所述第1存储元晶体管的数据时，对所述第1配线施加正的第1电位，在擦除所述数据时，所述第1阱在电浮动状态下上升到正的第2电位。2.一种半导体存储装置，其特征在于具备：第1导电型的第1阱；存储器串，设置在所述第1阱上，且包含在第1方向延伸的第1及第2半导体层以及与所述第1半导体层的下端和所述第2半导体层的下端连接的第3半导体层；以及第1配线，与所述存储器串连接；且所述半导体存储装置还具备第1电路，所述第1电路是：在擦除数据时，对所述第1配线施加正的第1电位，在擦除所述数据时，对所述第1阱施加正的第2电位，使所述第1阱的电位上升到所述第2电位。3.根据权利要求1或2所述的半导体存储装置，其特征在于：所述第2电位高于电源电压。4.根据权利要求1或2所述的半导体存储装置，其特征在于：所述第1导电型为n型。5.根据权利要求1或2所述的半导体存储装置，其特征在于：还具备与所述第1导电型不同的第2导电型的第2阱，所述第1阱形成在所述第2阱的表面内，所述第1导电型为p型，所述第2导电型为n型，在擦除所述数据时，所述第2阱的电位上升到正的第3电位。6.根据权利要求1或2所述的半导体存储装置，其特征在于还具备：第1晶体管，形成在所述第1阱上；以及第2配线，位于所述第1阱与所述存储元阵列之间的区域，且与所述第1晶体管连接；且在擦除所述数据时，所述第2配线的电位上升到正的第4电位。7.根据权利要求6所述的半导体存储装置，其特征在于：在擦除所述数据时，所述第2配线在电浮动状态下上升到所述第4电位。8.根据权利要求6所述的半导体存储装置，其特征在于：还具备第2电路，所述第2电路在擦除所述数据时，对所述第2配线施加第4电位，使所述第2配线的电位上升到所述第...
【专利技术属性】
技术研发人员：前嶋洋，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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