本实用新型专利技术公开了一种基于FPGA的高速数据采集装置,包括主站电路模块和与其通过BLVDS总线连接的多个从站电路模块;主站电路模块包括依次连接的CPU芯片、GPMC接口、第一FPGA芯片,第一FPGA芯片包括依次顺接的FIFO存储器、第一通信控制模块和第一BLVDS编解码模块;从站电路模块包括第二FPGA芯片和SPI接口,第二FPGA芯片包括依次顺接的第二BLVDS编解码模块、第二通信控制模块、AD数据处理模块和AD采集模块。本实用新型专利技术在采集过程中,通过过采样技术,对数据进行预处理,有效去除干扰,由FPGA扩展多块板卡,实现多路数据采集效果;同时,采集数据通过BLVDS总线进行数据传输,稳定可靠。
【技术实现步骤摘要】
本技术属于监测设备
,具体涉及一种基于FPGA的高速数据采集装置。
技术介绍
在装置进行数据采集过程中,由于CPU处理能力有限,无法实现高速数据采集,并且扩展性差,无法扩展更多路数据采集。目前,基于CPU的数据采集方案,由于处理速度低,扩展性差,只能用在小规模的数据采集上,局限性大。FPGA具有很强的灵活性和可扩展性以及处理数据迅速等特点。通过FPGA控制AD芯片,实现数据高速采集。因此需要专利技术一种基于FPGA的在采集过程中能够提数据采集速度的数据采集装置。
技术实现思路
针对上述问题,本技术提出一种基于FPGA的高速数据采集装置,运用FPGA的BLVDS总线上实现数据收发以及数据采集同步信号,节约硬件资源以及软件开发成本,降低硬件出错概率;利用FPGA实现高速采集AD数据,实现8次过采样求平均算法,保证数据稳定可靠;主站FPGA运用2K字节容量FIFO缓存AD数据,实现CPU与FPGA速率匹配,防止AD数据丢失。实现上述技术目的,达到上述技术效果,本技术通过以下技术方案实现:一种基于FPGA的高速数据采集装置,包括主站电路模块和从站电路模块;所述主站电路模块和多个从站电路模块通过BLVDS总线电连接;所述主站电路模块包括依次连接的CPU芯片、GPMC接口、第一FPGA芯片,第一FPGA芯片包括依次顺接的FIFO存储器、第一通信控制模块和第一BLVDS编解码模块;所述多个从站电路模块均包括第二FPGA芯片和SPI接口,所述第二FPGA芯片包括依次顺接的第二BLVDS编解码模块、第二通信控制模块、AD数据处理模块和AD采集模块,第二BLVDS编解码模块的数据传输端与第一BLVDS编解码模块的数据传输端连接,AD采集模块通过SPI接口采集AD数据。作为本技术的进一步改进,所述第一FPGA芯片还包括采样间隔寄存器,所述采样间隔寄存器的数据传输端与第一通信控制模块连接,用于存储决定采样间隔时间的数据。作为本技术的进一步改进,所述第一FPGA芯片还包括卡件轮询寄存器,所述卡件轮询寄存器的数据传输端与第一通信控制模块连接,用于设置轮询哪些从站卡件。作为本技术的进一步改进,所述BLVDS总线包括BLVDS数据总线和BLVDS同步总线。作为本技术的进一步改进,所述FIFO存储器的容量为2K字节。本技术的有益效果:1、本技术的基于FPGA的高速数据采集装置,运用FPGA实现BLVDS总线进行数据收发以及采集同步报文,抗干扰性强,速度快。2、本技术的基于FPGA的高速数据采集装置,在一条BLVDS总线上进行数据收发,节约硬件成本。3、本技术的基于FPGA的高速数据采集装置,利用FPGA对AD进行过采样求平均算法,有效滤波;且FPGA实现AD数据过采样,实时性高,处理速度快,数据处理效果好。4、本技术的基于FPGA的高速数据采集装置,运用大FIFO存储器缓存AD数据,实现CPU与FPGA速率匹配,防止AD数据丢失。附图说明图1为本技术一种实施例的原理示意图。图2为本技术的主站电路模块的原理示意图。图3为本技术的从站电路模块的原理示意图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白,以下结合实施例,对本技术进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本技术,并不用于限定本技术。下面结合附图对本技术的应用原理作详细的描述。一种基于FPGA的高速数据采集装置,包括主站电路模块和多个从站电路模块;所述主站电路模块和多个从站电路模块通过BLVDS总线电连接;所述主站电路模块包括依次连接的CPU芯片、GPMC接口、第一FPGA芯片,第一FPGA芯片包括依次顺接的FIFO存储器、第一通信控制模块和第一BLVDS编解码模块;所述多个从站电路模块均包括第二FPGA芯片和SPI接口,所述第二FPGA芯片包括依次顺接的第二BLVDS编解码模块、第二通信控制模块、AD数据处理模块和AD采集模块,第二BLVDS编解码模块的数据传输端与第一BLVDS编解码模块的数据传输端连接,AD采集模块通过SPI接口采集AD数据。所述第一FPGA芯片还包括采样间隔寄存器,所述采样间隔寄存器的数据传输端与第
一通信控制模块连接,用于存储决定采样间隔时间的数据。所述第一FPGA芯片还包括卡件轮询寄存器,所述卡件轮询寄存器的数据传输端与第一通信控制模块连接,用于设置轮询哪些从站卡件。所述BLVDS总线包括BLVDS数据总线和BLVDS同步总线。所述FIFO存储器的容量为2K字节,用于缓存AD采集数据,足以存储多帧数据。在本专利技术中的一种实施例中,CPU芯片为ARM芯片,第一FPGA芯片采用的是Altera公司生产的EP4CE系列FPGA芯片的基础上,利用其BLVDS总线发送采集同步脉冲信号,同时利用该总线负责与子板卡件进行数据通信,获取AD采集数据。利用GPMC接口与ARM进行通讯。从站是ACTEL公司的A3P250系列FPGA,负责AD数据高速采集以及过采样滤波处理综上所述,本技术的数据采集装置的工作原理如下:主站电路模块通过BLVDS同步总线发送0x05、0x64、0x5A,3字节报文数据指示从站电路模块采集信号;从站电路模块接收到采集同步报文后,通过SPI接口采集AD数据,并将采集到的AD数据通过BLVDS总线送至主站电路模块中的第一FPGA芯片,主站电路模块中的第一FPGA芯片将AD数据缓存至其内部的FIFO存储器中,主站电路模块中的CPU芯片通过GPMC接口与第一FPGA芯片进行交互,通过FIFO存储器获取AD采集数据。本技术的主站电路模块的详细工作原理如下:主站电路模块中的CPU芯片通过GPMC接口设置采样间隔寄存器和卡件轮询寄存器中的数据,从而决定采样间隔时间和轮询哪些从站卡件;第一通信控制模块根据采样间隔寄存器和卡件轮询寄存器中的数值,首先将0x05、0x64、0x5A,3字节采样同步报文,通过第一BLVDS编解码模块发送至BLVDS同步总线,经过从站AD采集时间后,主站通过在BLVDS数据总线上发送读取AD数据报文,依次读取各个子站AD采集数据,并进行报文CRC校验,如果校验正确,则将AD数据存储到第一FPGA芯片内部的FIFO存储器中,CPU芯片通过GPMC接口实时监测FIFO存储器中是否有AD数据,如果有,则通过GPMC接口,从FIFO存储器中读取AD数据,在CPU芯片中进行数据运算等操作,通过上述过程,主站完成数据采集任务。本技术的从站电路模块的详细工作原理如下:从站电路模块中的第二BLVDS编解码模块负责解析BLVDS数据总线上的数据报文,从站电路模块实时监测BLVDS同步总线,当监测到总线有0x05、0x64、0x5A,3字节数据后,开始过采样采集过程,AD采集模块通过SPI接口采集AD数据,连续采集8次,
AD数据处理模块将AD采集模块采集的8次数据求和然后求平均,待从站电路模块通过BLVDS数据总线接收到主站电路模块发送读取AD数据报文时,从站电路模块的第二通信控制模块将运算后的AD采集数据进行组包,并将该报文发送到BLVDS编解码模块,由其发送至BLVDS数据总线上;通过上本文档来自技高网...
【技术保护点】
一种基于FPGA的高速数据采集装置,其特征在于:包括主站电路模块和多个从站电路模块;所述主站电路模块和多个从站电路模块通过BLVDS总线电连接;所述主站电路模块包括依次连接的CPU芯片、GPMC接口、第一FPGA芯片,第一FPGA芯片包括依次顺接的FIFO存储器、第一通信控制模块和第一BLVDS编解码模块;所述多个从站电路模块均包括第二FPGA芯片和SPI接口,所述第二FPGA芯片包括依次顺接的第二BLVDS编解码模块、第二通信控制模块、AD数据处理模块和AD采集模块,第二BLVDS编解码模块的数据传输端与第一BLVDS编解码模块的数据传输端连接,AD采集模块通过SPI接口采集AD数据。
【技术特征摘要】
1.一种基于FPGA的高速数据采集装置,其特征在于:包括主站电路模块和多个从站电路模块;所述主站电路模块和多个从站电路模块通过BLVDS总线电连接;所述主站电路模块包括依次连接的CPU芯片、GPMC接口、第一FPGA芯片,第一FPGA芯片包括依次顺接的FIFO存储器、第一通信控制模块和第一BLVDS编解码模块;所述多个从站电路模块均包括第二FPGA芯片和SPI接口,所述第二FPGA芯片包括依次顺接的第二BLVDS编解码模块、第二通信控制模块、AD数据处理模块和AD采集模块,第二BLVDS编解码模块的数据传输端与第一BLVDS编解码模块的数据传输端连接,AD采集模块通过SPI接口采集AD数据。2.根据权利要求1...
【专利技术属性】
技术研发人员:李伟,黄作兵,郑郁,张学庆,
申请(专利权)人:南京国电南自美卓控制系统有限公司,
类型:新型
国别省市:江苏;32
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