本发明专利技术提出了一种半导体器件及其制备方法，该器件包括P-型半导体衬底、在半导体衬底上方的N-型阱、在N-型阱中被一个或多个P-型隔离结构隔开的P型区、以及在P-型区下方被隔离结构隔开的N-型穿通阻挡层。与N-型阱相比，穿通阻挡层重掺杂。P-型区在两个隔离结构之间的宽度等于或小于N-型穿通阻挡层的宽度。半导体器件可以是双极晶体管、CMOS器件或DMOS器件。利用本发明专利技术的技术，任意器件组合可以集成在一个单独芯片上。
【技术实现步骤摘要】
本专利技术主要涉及半导体器件，更确切地说，是关于在同一集成电路上集成高压和低压器件的结构及其制备方法。
技术介绍
双极-CMOS-DMOS（BCD）工艺技术在一个单独的芯片上，结合了双极晶体管、互补的金属-氧化物-半导体（CMOS）器件以及双扩散金属-氧化物-半导体（DMOS）器件。双极器件用于模拟电路，CMOS器件用于逻辑电路，DMOS器件用于高压器件。BCD器件具有双极晶体管的高频和高功率驱动性能的优势，CMOS晶体管的低功率消耗和高集成密度的优势，每个DMOS晶体管的漏极和源极之间优良的功率可控性，以及大电流和高击穿电压等优势。因此，BCD技术常用于制备高压功率管理集成电路或模拟片上系统应用，在无线便携电子产品和消费电子产品中有着特殊应用。通常在BCD技术中，最高的工作电压受到以下限制：（1）PN结垂直结构的穿通击穿，（2）高压阱至p-衬底或接地，和/或（3）其他参数。这种垂直结击穿是外延厚度、掺杂浓度以及结深度的函数。因此，除了高压和低压器件的隔离之外，BCD技术还需要一个N-型阻挡层，在高压阱中拥有一个低压器件，以防止穿通。图1A表示带有传统隔离和穿通阻挡层结构的BCD器件10的示例。器件10具有一个N-型外延层14，在P-型衬底12上。多个P-型区（P-阱）16和18位于N-外延层14中，而没有显示器件的具体结构。制备掩埋的P-型区22需要一个专用掩膜，从N-外延层14的底部向上延伸到P-阱18的底部边缘中，并且合并在一起。掩埋的P-型区22还向下延伸到衬底12中，因此使器件10与要制备其他器件的半导体芯片剩余区域隔离。器件10还包括一个N-型掩埋区20，在P-阱16下方，防止P-阱16和P-型衬底12之间的穿通，从而限制器件10的最大工作电压。N-型掩埋区20在制备过程中需要一个专用掩膜。因此，通过使用一定厚度的N-外延层14，并且控制P-阱16的深度以及N-型外延区20和P-型掩埋区22之间的水平距离，可以优化器件10的性能。制备工艺将从衬底材料12开始，对区域20和22进行离子注入，以便分别形成在后续过程中。需要一个专用的零掩膜，刻蚀硅的未使用区域，以保留用于对准的标记。然后，在衬底材料12的上方放置一个外延层14，制备多个N-阱和P-阱从外延层的顶面开始向下延伸。通过额外的工艺，形成一种特殊功能，例如双极晶体管或MOSFET。要注意的是，可以使用P-外延层代替N-外延层，但是需要一个额外的足够深的轻掺杂N-阱区，将P-转换成N-。N外延只能通过P-隔离形成N-阱。还可选择，如图1B所示，通过全部注入，在P-型衬底12a上方形成一个P-型掩埋层22a。另外，P-阱隔离区18a必须足够深，以接触P-型掩埋层22a。利用这种结构，可以使用一个较小的掩膜。虽然图1B所示结构对于工作电压相对很低（例如小于40伏）的器件来说非常好，但是当器件具有较高的工作电压（例如100V或更高）时，通常使用图1A所示的结构。BCD器件的制备可能需要复杂的工艺技术，以及大量的光掩膜。制备N-型掩埋区20和P-型掩埋层22以及轻掺杂的深N-阱区（图中没有表示出）用于制备N-阱，需要高温长程扩散循环。此外，外延工艺昂贵。因此，传统的BCD工艺流程冗长而且昂贵，从而增加了BCD器件的制备成本。制备BCD器件的不同处理工艺仍然需要降低制备成本，以提高性能。正是在这样的背景下，提出了本专利技术的实施例。
技术实现思路
本专利技术的目的在于提供一种半导体器件及其制备方法，能够在同一集成电路上集成高压和低压器件。本专利技术的一个技术方案是提供一种半导体器件，包括：一个第一导电类型的半导体衬底；一个第二导电类型的第一层，在第一导电类型的半导体衬底上方；一个或多个第一导电类型的隔离结构，在一部分第二导电类型的第一层中，其中配置一个或多个隔离结构，使形成在第二导电类型的第一层中的第一导电类型区域隔离，其中一个或多个隔离结构向深处延伸，穿过第二导电类型的第一层，到达第一导电类型的半导体衬底；以及一个第二导电类型的穿通阻挡层，在第一导电类型的区域下方，被第一导电类型的一个或多个隔离结构隔开；其中与第二导电类型的第一层相比，第二导电类型的穿通阻挡层重掺杂，其中第一导电类型的区域宽度等于或小于第二导电类型的穿通阻挡层宽度。其中，该器件可以配置成双极晶体管、互补型金属-氧化物-半导体（CMOS）器件或双扩散金属-氧化物-半导体（DMOS）器件。其中，该器件可以配置成N-通道横向双扩散金属-氧化物-半导体（NLDMOS）器件、双重降低表面电场NLDMOS器件、P-通道LDMOS（PLDMOS）器件、垂直NPN晶体管、横向PNP晶体管或N-型结栅极场效应晶体管（NJFET）。其中，第一导电类型为P，第二导电类型为N。其中，第二导电类型的第一层的掺杂浓度约为1×1015cm-3。其中，第二导电类型穿通阻挡层的掺杂浓度范围为1×1016cm-3至1×1017cm-3左右。本专利技术的另一个技术方案是提供一种半导体器件的制备方法，包括：a）在第一导电类型的半导体衬底上方，制备一个第二导电类型的不带图案的第一层；b）制备一个或多个第一导电类型的隔离结构，其中一个或多个隔离结构向深处延伸，穿过第二导电类型的第一层，到达第一端导电类型的半导体衬底；c）在被一个或多个隔离结构隔开的那部分第一层中，制备一个第一导电类型的区域；并且d）在被一个或多个隔离结构隔开的第一导电类型的区域下方，制备一个第二导电类型的穿通阻挡层，其中与第二导电类型的第一层相比，第二导电类型的穿通阻挡层重掺杂。其中，第一导电类型为P，第二导电类型为N。其中，第二导电类型的第一层的掺杂浓度约为1×1015cm-3。其中，第二导电类型穿通阻挡层的掺杂浓度范围为1×1016cm-3至1×1017cm-3左右。其中，通过带有隔离掩膜的离子注入以及驱动扩散工艺，制备多个隔离结构，其中隔离掩膜与有源区掩膜制成的多个有源区图案对准。其中，驱动扩散工艺驱动第二导电类型的第一层以及第一导电类型的隔离结构中的离子。其中，利用第一阱掩膜，通过中等能量离子注入，制备第一导电类型的区域，利用第一阱掩膜或不同于第一阱掩膜的第二阱掩膜，通过高能离子注入，制备第二导电类型的穿通阻挡层，其中第一导电类型的区域在两个邻近的隔离结构之间的宽度，等于或小于第二导电类型的穿通阻挡层的宽度。其中，利用第一阱掩膜制备第一导电类型的区域之后，增大了第一阱掩膜开口的尺寸，然后利用相同的掩膜制备穿通阻挡层。其中，第二导电类型不带图案的第一层，由全面注入（blanket implantation）制成。其中，第二导电类型不带图案的第一层以及第二导电类型的穿通阻挡层都是通过沉积形成的外延层，其中第二导电类型的第一层在第二导电类型的穿通阻挡层上方。所述的方法中，还包括在第二导电类型的穿通阻挡层下方以及半导体衬底上方，制备一个第二导电类型的第二层，其中外延层中的第二导电类型的第二层，其掺杂浓度类似于第二导电类型第一层的掺杂浓度。其中，第二导电类型穿通阻挡层的厚度小于第二导电类型第一层的厚度。综上所述，本专利技术的优点在于，通过多个方面的实施例，说明依据本专利技术的技术允许将双极、CMOS和DMOS器件集成在一个单独晶圆上。这样有利于制备以下紧凑型器件，包括例如本文档来自技高网...
【技术保护点】
一种半导体器件，其特征在于，包括：一个第一导电类型的半导体衬底；一个第二导电类型的第一层，在第一导电类型的半导体衬底上方；一个或多个第一导电类型的隔离结构，在一部分第二导电类型的第一层中，其中配置一个或多个隔离结构，使形成在第二导电类型的第一层中的一个第一导电类型的区域隔离，其中一个或多个隔离结构向深处延伸，穿过第二导电类型的第一层，到达第一导电类型的半导体衬底；以及一个第二导电类型的穿通阻挡层，在第一导电类型的区域下方，被第一导电类型的一个或多个隔离结构隔开；其中与第二导电类型的第一层相比，第二导电类型的穿通阻挡层重掺杂，其中第一导电类型的区域宽度等于或小于第二导电类型的穿通阻挡层宽度。
【技术特征摘要】
2015.02.27 US 14/633,7851.一种半导体器件，其特征在于，包括：一个第一导电类型的半导体衬底；一个第二导电类型的第一层，在第一导电类型的半导体衬底上方；一个或多个第一导电类型的隔离结构，在一部分第二导电类型的第一层中，其中配置一个或多个隔离结构，使形成在第二导电类型的第一层中的一个第一导电类型的区域隔离，其中一个或多个隔离结构向深处延伸，穿过第二导电类型的第一层，到达第一导电类型的半导体衬底；以及一个第二导电类型的穿通阻挡层，在第一导电类型的区域下方，被第一导电类型的一个或多个隔离结构隔开；其中与第二导电类型的第一层相比，第二导电类型的穿通阻挡层重掺杂，其中第一导电类型的区域宽度等于或小于第二导电类型的穿通阻挡层宽度。2.如权利要求1所述的半导体器件，其特征在于，其中该器件配置成双极晶体管、互补型金属-氧化物-半导体器件或双扩散金属-氧化物-半导体器件。3.如权利要求1所述的半导体器件，其特征在于，其中该器件配置成N-通道横向双扩散金属-氧化物-半导体器件、双重降低表面电场NLDMOS器件、P-通道LDMOS器件、垂直NPN晶体管、横向PNP晶体管或N-型结栅极场效应晶体管。4.如权利要求1所述的半导体器件，其特征在于，其中第一导电类型为P，第二导电类型为N。5.如权利要求1所述的半导体器件，其特征在于，其中第二导电类型的第一层的掺杂浓度为1×1015cm-3。6.如权利要求1所述的半导体器件，其特征在于，其中第二导电类型的穿通阻挡层的掺杂浓度范围为1×1016cm-3至1×1017cm-3。7.一种半导体器件的制备方法，其特征在于，包括：a）在第一导电类型的半导体衬底上方，制备一个第二导电类型的不带图案的第一层；b）制备一个或多个第一导电类型的隔离结构，其中一个或多个隔离结构向深处延伸，穿过第二导电类型的第一层，到达第一导电类型的半导体衬底；c）在被一个或多个隔离结构隔开的那部分第一层中，制备一个第一导电类型的区域；并且d）在被一个或多个隔离结构隔开的第一导电类型的区域下方，...
【专利技术属性】
技术研发人员：秀明土子，雷燮光，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US
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