一种驱动电路单元及其驱动方法及行栅极驱动集成电路技术

本发明专利技术公开了一种驱动电路单元及其驱动方法及行栅极驱动集成电路，行栅极驱动集成电路由电源与时钟部分及N级级联的栅极驱动部分构成，所述每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；所述驱动电路单元包括输入模块、反相器模块、缓存模块、传递模块及驱动输出模块，本发明专利技术输出模块中，利用直流电源驱动大尺寸的薄膜晶体管，大大降低电路的动态耦合功耗。电路驱动仅采用一种低电平类型的时钟信号驱动，并且能够利用电容自举耦合后的高电压驱动输出晶体管的栅极，能够实现电压的全摆幅输出。

【技术实现步骤摘要】

本专利技术涉及有源矩阵发光平板显示器的行栅极扫描领域，具体涉及一种驱动电路单元及其驱动方法及行栅极驱动集成电路。
技术介绍
在平板显示领域中，有源主动发光显示器一直以来都是主流的技术，而集成在显示器面板上的驱动行与列像素的电路是有源主动发光显示器的核心技术。在传统的驱动方案设计中，需要通过COG工艺将专门的芯片贴合在面板上进行各行各列像素的驱动，近年来，随着技术的不断发展，利用晶体管在显示面板中直接集成驱动电路来代替驱动芯片,能够减少额外工艺，降低成本，特别是应用与柔性显示面板上，能够提高器件的稳定性和可靠性。行栅极扫描集成电路是集成在显示面板侧面的用以逐行驱动像素电路中控制数据信号写入的晶体管的栅极，将其打开以便数据写入，并将其关闭以便数据锁存。新兴的氧化物薄膜晶体管是近年来集成电路器件的热门研究对象。面向应用的氧化物半导体器件都是N型的，而且具有阈值电压为负值的特点。传统的新型行扫描驱动集成电路大多是利用时钟信号驱动输出晶体管，但是输出晶体管的寄生电容非常大，因为其尺寸都要足够大才能有合适的驱动能力，因此，电路的动态耦合功耗非常大。随着可移动设备技术的发展，对低功耗显示技术提出了更高的要求，降低行集成驱动电路的功耗对提高用户体验有重大意义。此外，上述驱动方案一般需要两种低电平类型的时钟信号驱动电路，集成电路外围驱动设计比较麻烦。而其他一些直流电源驱动输出晶体管的行集成电路虽然功耗比较低，但是不能利用耦合后的高电压驱动晶体管栅极，驱动输出电压不够高。
技术实现思路
为了克服现有技术存在的缺点与不足，本专利技术首要目的是提供一种驱动电路单元，利用直流电源驱动大尺寸的输出晶体管，从而减小电路的功耗。本专利技术另一目的是提供一种驱动电路单元的驱动方法，采用一种低电平的时钟信号驱动，同时能利用耦合后高压驱动输出晶体管栅极的驱动方法。本专利技术的第三个目的是提供一种行栅极驱动集成电路。本专利技术采用如下技术方案：一种驱动电路单元，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL、第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一输出端口COUT、第二输出端口OUT及触发信号端口IN；所述输入模块由第一晶体管及第二晶体管构成，所述第一晶体管及第二晶体管的漏极与触发信号端口IN连接，第一晶体管的栅极与第一时钟输入口CLK1连接，所述第二晶体管的栅极与第三时钟输入口CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点；所述反相器模块由第三晶体管及第四晶体管构成，所述第三晶体管的漏极与第一电源输入端口VDD连接，第三晶体管的栅极与第一时钟输入口CLK1连接，所述第三晶体管的源极与第四晶体管的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口CLK1连接，所述第四晶体管的栅极与缓存模块输出节点Q连接；所述缓存模块由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口CLK2连接，第五晶体管的栅极、第六晶体管的栅极及第一电容的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管的漏极与第一电容的另一端与缓存模块输出节点Q连接；所述第七晶体管的栅极及第八晶体管的栅极与反向输出节点QB连接，所述第八晶体管的漏极与第三电源输入端口VSSL连接；所述传递模块由第九晶体管、第十晶体管、第十一晶体管及第二电容构成，所述第九晶体管的漏极及第十一晶体管的漏极与第三时钟输入口CLK3连接，第九晶体管的栅极及第二电容的一端与输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口COUT连接，第十晶体管的栅极与反向输出节点QB连接，第十晶体管的漏极与第三电源输入端口VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的源极与第十一晶体管的源极连接；所述输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源输入端口VDD连接，所述第十二晶体管的栅极与输出节点Q连接，所述第十二晶体管的源极与第十三晶体管的源极相连作为第二输出端口OUT，所述第十三晶体管的漏极与第二电源输入端口VSS连接，所述第十三晶体 管的栅极与反相输出节点QB连接。一种行栅极驱动集成电路，由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CK1、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL；具体连接为： 每个驱动电路单元的第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接；其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口IN与触发脉冲引线VIN连接；第一驱动电路单元的第一输出端口COUT与第二驱动电路单元的触发脉冲信号端口IN连接，所述第二驱动电路单元的第一输出端口COUT与第三驱动电路单元的触发脉冲信号端口IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口IN连接；每一级栅极驱动部分中：所述第一驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口CLK3分别与第一时钟引线CK1、第二时钟引线CK2及第三时钟引线CK3连接；所述第二驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口CLK3分别与第三时钟引线CK3、第一时钟引线CK1及第二时钟引线CK2连接；所述第三驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口CLK3分别与第二时钟引线CK1、第一时钟引线CK1及第三时钟引线CK3。一种行栅极驱动集成电路，包括对称分布在显示器两边用于驱动显示器行数为奇数的奇数行栅极驱动集成电路，及用于驱动显示器行数为偶数的偶数行栅极驱动集成电路；所述奇数行栅极驱动集成电路及偶数行栅极驱动集成电路均由电源与时钟 部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CK1、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL；在奇数行栅极驱动集成电路及偶数行栅极驱动集成电路中，每个驱动电路单元的第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接；其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口IN与触发脉冲引线VIN连接；第一驱动电路单元的第一输出端口COUT与第本文档来自技高网...

【技术保护点】
一种驱动电路单元，其特征在于，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL、第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一输出端口COUT、第二输出端口OUT及触发信号端口IN；所述输入模块由第一晶体管及第二晶体管构成，所述第一晶体管及第二晶体管的漏极与触发信号端口IN连接，第一晶体管的栅极与第一时钟输入口CLK1连接，所述第二晶体管的栅极与第三时钟输入口CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点；所述反相器模块由第三晶体管及第四晶体管构成，所述第三晶体管的漏极与第一电源输入端口VDD连接，第三晶体管的栅极与第一时钟输入口CLK1连接，所述第三晶体管的源极与第四晶体管的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口CLK1连接，所述第四晶体管的栅极与缓存模块输出节点Q连接；所述缓存模块由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口CLK2连接，第五晶体管的栅极、第六晶体管的栅极及第一电容的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管的漏极与第一电容的另一端与缓存模块输出节点Q连接；所述第七晶体管的栅极及第八晶体管的栅极与反向输出节点QB连接，所述第八晶体管的漏极与第三电源输入端口VSSL连接；所述传递模块由第九晶体管、第十晶体管、第十一晶体管及第二电容构成，所述第九晶体管的漏极及第十一晶体管的漏极与第三时钟输入口CLK3连接，第九晶体管的栅极及第二电容的一端与输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口COUT连接，第十晶体管的栅极与反向输出节点QB连接，第十晶体管的漏极与第三电源输入端口VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的源极与第十一晶体管的源极连接；所述输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源输入端口VDD连接，所述第十二晶体管的栅极与输出节点Q连接，所述第十二晶体管的源极与第十三晶体管的源极相连作为第二输出端口OUT，所述第十三晶体管的漏极与第二电源输入端口VSS连接，所述第十三晶体管的栅极与反相输出节点QB连接。...

【技术特征摘要】
1.一种驱动电路单元，其特征在于，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL、第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一输出端口COUT、第二输出端口OUT及触发信号端口IN；所述输入模块由第一晶体管及第二晶体管构成，所述第一晶体管及第二晶体管的漏极与触发信号端口IN连接，第一晶体管的栅极与第一时钟输入口CLK1连接，所述第二晶体管的栅极与第三时钟输入口CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点；所述反相器模块由第三晶体管及第四晶体管构成，所述第三晶体管的漏极与第一电源输入端口VDD连接，第三晶体管的栅极与第一时钟输入口CLK1连接，所述第三晶体管的源极与第四晶体管的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口CLK1连接，所述第四晶体管的栅极与缓存模块输出节点Q连接；所述缓存模块由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口CLK2连接，第五晶体管的栅极、第六晶体管的栅极及第一电容的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管的漏极与第一电容的另一端与缓存模块输出节点Q连接；所述第七晶体管的栅极及第八晶体管的栅极与反向输出节点QB连接，所述第八晶体管的漏极与第三电源输入端口VSSL连接；所述传递模块由第九晶体管、第十晶体管、第十一晶体管及第二电容构成，所述第九晶体管的漏极及第十一晶体管的漏极与第三时钟输入口CLK3连接，第九晶体管的栅极及第二电容的一端与输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口COUT连接，第十晶体管的栅极与反向输出节点QB连接，第十晶体管的漏极与第三电源输入端口VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的源极与第十一晶体管的源极连接；所述输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源输入端口VDD连接，所述第十二晶体管的栅极与输出节点Q连接，所述第十二晶体管的源极与第十三晶体管的源极相连作为第二输出端口OUT，所述第十三晶体管的漏极与第二电源输入端口VSS连接，所述第十三晶体
\t管的栅极与反相输出节点QB连接。2.一种由权利要求1所述的驱动电路单元构成的行栅极驱动集成电路，其特征在于，由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CK1、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL；具体连接为：每个驱动电路单元的第一电源输入端口VDD、第二电源输入端口VSS、第三电源输入端口VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接；其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口IN与触发脉冲引线VIN连接；第一驱动电路单元的第一输出端口COUT与第二驱动电路单元的触发脉冲信号端口IN连接，所述第二驱动电路单元的第一输出端口COUT与第三驱动电路单元的触发脉冲信号端口IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口IN连接；每一级栅极驱动部分中：所述第一驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口CLK3分别与第一时钟引线CK1、第二时钟引线CK2及第三时钟引线CK3连接；所述第二驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口CLK3分别与第三时钟引线CK3、第一时钟引线CK1及第二时钟引线CK2连接；所述第三驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口CLK3分别与第二时钟引线CK1、第一时钟引线CK1及第三时钟引线CK3。3.一种由权利要求1所述的行栅极驱动集成电路，其特征在于，包括对称分布在显示器两边用于驱动显示器行数...

【专利技术属性】
技术研发人员：吴为敬，李冠明，胡宇峰，徐苗，王磊，彭俊彪，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44