一种带隙基准电路制造技术

本发明专利技术属于模拟集成电路技术领域，涉及一种带隙基准电路。本发明专利技术中运算放大器的输入对管采用三极管，将输入对管的失调电压设计成PTAT电压，通过电压‑电流变换器，将PTAT失调电压转换成PTAT电流。由失调电压VOS产生的PTAT电流流过二极管连接的三极管和串联电阻，通过设计串联电阻的阻值使得输出电压为一个与温度无关的基准电压。本发明专利技术的有益效果为，利用运算放大器输入对管的失调电压产生PTAT电流，实现三极管复用的带隙基准源架构，降低了基准源的功耗。

【技术实现步骤摘要】

本专利技术属于模拟集成电路
，涉及一种带隙基准电路。
技术介绍
在模拟集成电路和混合信号集成电路设计领域，基准电压源是其中的一个重要组成部分。基准电压源的主要作用是提供一个不随温度及供电电压变化的一个参考电压。带隙基准电压源架构因其优越的性能被广泛地运用于集成电路系统中。现在主要的带隙基准源电路设计思路：利用一对基极-集电极短接的三极管、电阻和一个运算放大器组成基本电路，通过运放箝位使得这对三极管的基极-发射极电压差被加载在电阻上，从而产生基极-发射极电压温度补偿项。运算放大器既用于箝位三极管的电压，也用于控制流过三极管的电流大小。这种电路设计思路同时需要独立的一对三极管和运算放大器，使用了额外的晶体管数量，特别是使用了更多的三极管，消耗了更大的芯片面积和静态电流。
技术实现思路
本专利技术所要解决的，就是针对上述问题，提出一种带隙基准电路。本专利技术的技术方案是：一种带隙基准电路，包括第一PMOS管MP1、第二PMOS管MP2、第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和电容；第三三极管Q3的集电极接电源，其基极接第二PMOS管MP2的漏极，第三三极管Q3的发射极通过第一电阻R1后接第一三极管Q1的集电极；第一三极管Q1发射极接地；第四三极管Q4的集电极接电源，其基极接第一PMOS管MP1的漏极，第四三极管Q4的发射极依次通过第二电阻R2和第三电阻R3后接第二三极管Q2的集电极和第一三极管Q1的基极，第二三极管Q2的基极与集电极互连，第二三极管Q2的发射极接地；第一PMOS管MP1的源极接电源，其栅极接偏置电压；第七三极管Q7的集电极接第一PMOS管MP1的漏极，第七三极管Q7的基极通过第四电阻R4后接第四三极管Q4的发射极，第七三极管Q7的发射极接第五三极管Q5的集电极；第二PMOS管MP2的源极接电源，其栅极接偏置电压，其漏极通过电容后接第二电阻R2与第三电阻R3的连接点；第六三极管Q6的集电极接第二PMOS管MP2的漏极，第六三极管Q6的基极接第二电阻R2与第三电阻R3的连接点，第六三极管Q6的发射极接第五三极管Q5的集电极；五三极管Q5的基极通过第一电阻
R1后接第三三极管Q3的发射极，五三极管Q5的发射极通过第五电阻R5后接地；第四三极管Q4发射极与第二电阻R2、第四电阻R4的连接点为基准电路的输出端。本专利技术的有益效果为，利用运算放大器输入对管的失调电压产生PTAT电流，实现三极管复用的带隙基准源架构，降低了基准源的功耗。附图说明图1为本专利技术的带隙基准源电路设计思路图；图2为本专利技术的带隙基准源电路原理图；图3为本专利技术的带隙基准源电路具体电路图。具体实施方式下面结合附图，详细描述本专利技术的技术方案：针对现有的基准源架构因器件使用数量过多而带来的芯片面积和功耗过大的问题，本专利技术提出了一种对传统带隙基准架构有所改进的基准源，其设计思路如图1所示。运算放大器的输入对管通常存在失调电压VOS，本专利技术中运算放大器的输入对管采用三极管，将输入对管的失调电压设计成PTAT电压，通过电压-电流变换器，将PTAT失调电压转换成PTAT电流。由失调电压VOS产生的PTAT电流流过二极管连接的三极管和串联电阻，通过设计串联电阻的阻值使得输出电压为一个与温度无关的基准电压。本专利技术的工作原理图如图2所示：设置运算放大器A的输入失调电压为VOS，则VOS＝VPTAT运算放大器的输入端接于电阻R7的两端，则流过R7的电流为 I P T A T = V P T A T R 7 ]]>同时该PTAT电流流过电阻R6和三极管Q8，那么输出电压为 V R E F = V B E 8 + R 6 + R 7 R 7 V P T A T ]]>其中VBE8是三极管Q8的基极-集电极电压，与温度负相关。VPTAT电压与温度呈正比关系，合理设置电阻R6和R7的比例系数，可以使得输出电压VREF与温度无关。本专利技术提出的电压基准源具体电路如图3所示。该基准电路实质是一个2级运算放大器，三极管Q7和Q6是运算放大器的输入对管，输入级负载为P型MOS管MP1和MP2，由电压Vb进行偏置，尾电流源由三极管Q5和电阻R5组成。输入级的输出点由三极管Q6和Q7的集电极引出，分别连接三极管Q3和Q4的基极。Q3和Q4作为运放第二级的输入对管，负载分别为电阻R1、R2和R3，以及由三极管Q1和Q2组成的电流镜，其中电阻R1的阻值等于R2加上R3。运放的最终输出点为三极管Q1的集电极。这是一个完整的双端输入单端输出的两级运算放大器。电路中将运放输出接到三极管Q5的基极，作为差模反馈，用来动态调节输入级的尾电流。三极管Q7和Q6的尺寸比例为1：m，所以该运算放大器存在一个输入失调电压VOS，且VOS可以表示为VOS＝VBE7-VBE6三极管的集电极电流IC和基极-集电极电压VBE关系为 V B E = V T l n ( I C nI s ) ]]>同时，三极管Q7和Q6集电极电流IC7和IC6相等，则VOS＝VT lnm运放的两个输入点分别连接电阻R2的两端，所以电阻R2上的电压大小等于运放的输入失调电压VOS，由KVL可以列出IPTATR2＝IB7R4+VOS其中，IPTAT为流过电阻R2的电流，IB7为三极管Q7的基极电流。那么流过电阻R2的电流IPTAT为 I P T A T = V T 本文档来自技高网...

【技术保护点】
一种带隙基准电路，包括第一PMOS管MP1、第二PMOS管MP2、第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和电容；第三三极管Q3的集电极接电源，其基极接第二PMOS管MP2的漏极，第三三极管Q3的发射极通过第一电阻R1后接第一三极管Q1的集电极；第一三极管Q1发射极接地；第四三极管Q4的集电极接电源，其基极接第一PMOS管MP1的漏极，第四三极管Q4的发射极依次通过第二电阻R2和第三电阻R3后接第二三极管Q2的集电极和第一三极管Q1的基极，第二三极管Q2的基极与集电极互连，第二三极管Q2的发射极接地；第一PMOS管MP1的源极接电源，其栅极接偏置电压；第七三极管Q7的集电极接第一PMOS管MP1的漏极，第七三极管Q7的基极通过第四电阻R4后接第四三极管Q4的发射极，第七三极管Q7的发射极接第五三极管Q5的集电极；第二PMOS管MP2的源极接电源，其栅极接偏置电压，其漏极通过电容后接第二电阻R2与第三电阻R3的连接点；第六三极管Q6的集电极接第二PMOS管MP2的漏极，第六三极管Q6的基极接第二电阻R2与第三电阻R3的连接点，第六三极管Q6的发射极接第五三极管Q5的集电极；五三极管Q5的基极通过第一电阻R1后接第三三极管Q3的发射极，五三极管Q5的发射极通过第五电阻R5后接地；第四三极管Q4发射极与第二电阻R2、第四电阻R4的连接点为基准电路的输出端。...

【技术特征摘要】
1.一种带隙基准电路，包括第一PMOS管MP1、第二PMOS管MP2、第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和电容；第三三极管Q3的集电极接电源，其基极接第二PMOS管MP2的漏极，第三三极管Q3的发射极通过第一电阻R1后接第一三极管Q1的集电极；第一三极管Q1发射极接地；第四三极管Q4的集电极接电源，其基极接第一PMOS管MP1的漏极，第四三极管Q4的发射极依次通过第二电阻R2和第三电阻R3后接第二三极管Q2的集电极和第一三极管Q1的基极，第二三极管Q2的基极与集电极互连，第二三极管Q2的发射极接地；第一P...

【专利技术属性】
技术研发人员：泽坤，马亚东，卢璐，石跃，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51