CMOS器件测试结构及CMOS器件制造技术

本实用新型专利技术提供一种CMOS器件测试结构及CMOS器件，所述CMOS器件测试结构包括半导体衬底、形成于所述半导体衬底上的NMOS器件区、PMOS器件区、位于NMOS器件区和PMOS器件区之间的边界区、多条栅极线以及多组设置于相邻两条栅极线上或间隔一条栅极线的两条栅极线上的测试焊盘。通过测量每组多组测试焊盘之间的漏电流大小，即可监控相应的两条栅极线之间是否被边界区的异常外延层等异常导电层短接，从而保证所述边界区中的相邻栅极隔离性能，提高器件性能。

【技术实现步骤摘要】

本技术涉及半导体器件制造
，尤其涉及一种用于监控NMOS和PMOS外延层分界的CMOS器件测试结构及一种CMOS器件。
技术介绍
随着半导体器件的尺寸越来越小，短沟道效应(short channel effect，SCE)愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏(S/D)区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。在批量生产中，与使用SOI晶片相比，使用半导体衬底制造的FinFET成本效率更高，从而广泛采用。现有的形成FinFET器件的制造方法通常包括以下工艺步骤：鳍(Fin)的形成→阱区注入→伪栅的形成→侧壁的形成→扩展区注入→SiGe和SiC的选择性外延→金属栅极的形成→接触孔的形成以及相应的后端工序。其中，扩展区注入的目的主要是在鳍片两端的源区和漏区中进行掺杂离子注入，降低寄生电阻和寄生电容；SiGe和SiC的选择性外延步骤中，通常使用SiN做硬掩膜层，在NMOS外延SiC应变材料形成外延鳍，在PMOS外延SiGe应变材料形成外延鳍，外延鳍通常位于最初形成的鳍顶部周围，且表面积通常大于最初形成的鳍的表面积，用作发生应变的源极和漏极区，由此使得栅极结构下面的沟道区发生应变或受到应力，以增加器件的载流子迁移率和增强器件性能。下面结合图1A～1D介绍FinFET器件制造方法的具体工艺步骤。首先，请参考图1A，提供一半导体衬底100，所述半导体衬底100具有NMOS器件区101a和PMOS器件区101b，NMOS器件区101a和PMOS器件区101b之间的边界区为L，并刻蚀半导体衬底100以形成NMOS器件区101a和PMOS器件区101b的鳍102，再在半导体衬底100表面上形成表面低于鳍102顶部的氧化层103以及位于氧化层103上方并围绕鳍102侧壁和顶部的伪栅104。其中，氧化层103通过氧化物沉积和回刻蚀工艺形成，伪栅104通过先在氧化层103
表面上沉积高出鳍顶部一定厚度的多晶硅层，而后刻蚀形成；然后在伪栅104侧壁形成侧墙(未图示)，并以侧墙和伪栅104为掩膜，进行鳍102的源区和漏区的扩展区离子注入(未图示)。接着，请参考图1B，在包含伪栅104的器件表面形成SiN硬掩膜层105以及用于PMOS器件区101b的鳍102的源/漏区外延的图案化光刻胶106。然后，继续请参考图1B，以图案化光刻胶106为掩膜，刻蚀SiN硬掩膜层105，直至暴露出PMOS器件区101b的鳍102的源/漏区(未图示),并在暴露出PMOS器件区101b的鳍102的源/漏区上方选择生长SiGe外延材料以形成外延鳍(可参考图2中的223)，由此可以在后续进行源/漏极离子注入工艺，外延鳍可形成PMOS器件的源极和漏极。在PMOS器件区101b生长外延鳍期间，NMOS器件区101a上剩余的SiN硬掩膜层105可以防止外延材料生长在该区域的鳍102上。接着，请参考图1C，在包含PMOS器件区101b的外延鳍的器件表面形成SiN硬掩膜层107以及用于NMOS器件区101a的鳍102的源/漏区外延的图案化光刻胶108。然后，请参考图1D，以图案化光刻胶108为掩膜，刻蚀SiN硬掩膜层107，直至暴露出NMOS器件区101a的鳍102的源/漏区(未图示),并在暴露出NMOS器件区101a的鳍102的源/漏区上方选择生长SiC外延材料以形成外延鳍(可参考图2中的213)，由此可以在后续进行源/漏极离子注入工艺，外延鳍可形成NMOS器件的源极和漏极。在NMOS器件区101a生长外延鳍期间，PMOS器件区101b上剩余的SiN硬掩膜层105可以防止外延材料生长在该区域的鳍102的外延鳍上。然而，专利技术人发现，在上述步骤中，在去除NMOS器件区101a的鳍102的源/漏区上方的掩模层118时，由于器件制造的工艺节点在14nm以下，PMOS和NMOS的关键尺寸(critical dimension，CD)和层叠(Overlay，OVL)会存在偏移，因而边界区L在经历过PMOS器件区101b外延SiGe过程中的刻蚀以及NMOS器件区101a外延SiC过程中的刻蚀后，该区域的SiN硬掩膜层会从伪栅104上剥离，从而会沿着NMOS器件区101a和PMOS器件区101b的边界向NMOS器件区101a和PMOS器件区101b扩展，形成暴露出伪栅104的凹槽，因此在PMOS器件区101b外延SiGe和NMOS器件区101a外延SiC时，这些外延材料
会与边界区L的凹槽中暴露的伪栅104结合，形成异常外延层(abnormal Epi)109。如果边界区L中的相邻两条伪栅104，甚至相邻三条伪栅104上的异常外延层109非常严重，而连接成块，相当在这几条伪栅104之间直接短接了一条导线，由此会再次伪栅间的短路，并最终导致器件性能不佳。专利技术人还发现，上述问题不仅仅限于上述的FinFET COMS工艺，在现有的一些普通CMOS器件的制造工艺中也可能存在。在这些普通CMOS器件制造工艺中，当形成栅极线之后，再通过刻蚀、沉积等工艺在PMOS器件区和NMOS器件区中形成外延层、硅化物等导电层时，也很有可能在PMOS器件区和NMOS器件区之间的边界区中的栅极线上产生相应的异常导电物质，这些异常导电物质严重时也会连接成块，而导致相邻或近邻的几条栅极线之间短路，漏电流极大，并最终导致器件性能不佳。因此，需要一种用于监控NMOS器件区和PMOS器件区之间的边界区中的异常外延层的测试结构，能够保证NMOS器件区和PMOS器件区的边界区中的栅极隔离性能，提高器件的性能。
技术实现思路
本技术的目的在于提供一种CMOS器件测试结构及CMOS器件，能够监控NMOS器件区和PMOS器件区之间的边界区中的异常外延层等异常导电层，保证所述边界区中的相邻栅极隔离性能，提高器件性能。为解决上述问题，本技术提出一种CMOS器件测试结构，包括：半导体衬底；形成于所述半导体衬底上的NMOS器件区、PMOS器件区以及位于所述NMOS器件区和PMOS器件区之间的边界区，所述NMOS器件区和PMOS器件区中分别形成有沿相同方向延伸的至少一条条状有源区；多条栅极线，位于所有条状有源区上方，其延伸方向垂直于所述条状有源区的延伸方向，且每条栅极线均从所述NMOS器件区开始，经所述边界区而延伸至所述PMOS器件区；多组测试焊盘，每组测试焊盘形成于相邻两条栅极线上或形成于间隔一条栅极线的两条栅极线上，且所述两条栅极线上的测试焊盘分别位于所述NMOS器件区和PMOS器件区。进一步的，每条所述条状有源区位于所述栅极线两侧的区域为源区和漏区，所述源区和漏区上形成有外延层。进一步的，所述NMOS器件区的外延层为SiC层，所述PMOS器件区的的外延层为SiGe层。进一步的，所述栅极线的材质为多晶硅。进一步的，所述半导体衬底为硅衬底、SOI衬底、锗硅衬底、碳化硅衬底、砷化镓衬底、砷化铟衬底或磷化铟衬底。进一步的，所本文档来自技高网...

【技术保护点】
一种CMOS器件测试结构，其特征在于，包括：半导体衬底；形成于所述半导体衬底上的NMOS器件区、PMOS器件区以及位于所述NMOS器件区和PMOS器件区之间的边界区，所述NMOS器件区和PMOS器件区中分别形成有沿相同方向延伸的至少一条条状有源区；多条栅极线，位于所有条状有源区上方，所述多条栅极线的延伸方向垂直于所述条状有源区的延伸方向，且每条栅极线均从所述NMOS器件区开始，经所述边界区而延伸至所述PMOS器件区；多组测试焊盘，每组测试焊盘形成于相邻两条栅极线上或形成于间隔一条栅极线的两条栅极线上，且所述两条栅极线上的测试焊盘分别位于所述NMOS器件区和PMOS器件区。

【技术特征摘要】
1.一种CMOS器件测试结构，其特征在于，包括：半导体衬底；形成于所述半导体衬底上的NMOS器件区、PMOS器件区以及位于所述NMOS器件区和PMOS器件区之间的边界区，所述NMOS器件区和PMOS器件区中分别形成有沿相同方向延伸的至少一条条状有源区；多条栅极线，位于所有条状有源区上方，所述多条栅极线的延伸方向垂直于所述条状有源区的延伸方向，且每条栅极线均从所述NMOS器件区开始，经所述边界区而延伸至所述PMOS器件区；多组测试焊盘，每组测试焊盘形成于相邻两条栅极线上或形成于间隔一条栅极线的两条栅极线上，且所述两条栅极线上的测试焊盘分别位于所述NMOS器件区和PMOS器件区。2.如权利要求1所述的CMOS器件测试结构，其特征在于，每条所述条状有源区位于所述栅极线两侧的区域为源区和漏区，所述源区和漏区上形成有外延层。3.如权利要求2所述的CMOS器件测试结构，其特征在于，所述NMOS器件区的外延层为SiC层，所述PMOS器件区的的外延层为SiGe层。4.如权利要求1所述的CMOS器件测试结构，其特征在于，所述栅极线的材质为多晶硅。5.如权利要求1所述的CMOS器件测试结构，其特征在于，所述半导体衬底为硅衬底、SOI衬底、锗硅衬底...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造天津有限公司，中芯国际集成电路制造上海有限公司，
类型：新型
国别省市：天津;12