时钟域交互的电路及方法技术

本发明专利技术提供一种时钟域交互的电路及方法，包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述源时钟分别连接循环累加器、ICG gating单元的CK端和同步单元；所述同步单元连接分频系数和标准分频门限判断单元；所述标准分频门限判断单元还连接循环累加器，并输出clken信号和控制时钟的enable源信号，所述enable源信号连接与门；或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接与门，与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。本发明专利技术电路及方法的交互面积小,功耗低、效率高，使每个模块都可以运行在最高频率。

【技术实现步骤摘要】

本专利技术涉及一种芯片设计领域，特别涉及一种芯片的时钟域交互的电路及方法。
技术介绍
随着芯片设计中的电路功能越来越多,而每个模块对频率的需求是不一样的,比如模块A最高可以工作在200MHz,模块B最高可以工作在100MHz.在传统的解决方法中,可以让所有电路都运行在所有模块中运行频率最低的时钟频率下,这样来简化设计难度。但是当前技术中为了让所有模块都可以工作在自己的最高频率以提高系统整体性能,所以越来越多的芯片中出现大量的工作在相同相位但是不同频率时钟下面的电路模块。但是这样又带来一个新的问题，就是不同频率之间的电路信号交互如何进行,当前技术通常解决方法是通过握手信号方式完成信号交互,比如模块A向B发出信号，先需要A时钟域中发出一个请求信号,在模块B的时钟采集到A的请求信号后,使用B的时钟域发出收到确认信号到A,然后A时钟域的时钟采集到确认信号后则可以发送下一个信息，这种方式的缺点很明显就是效率太低，不能每一时钟节拍完成一次交互。如图1所示，为clken(时钟有效)信号的时序，图中CLK高频时钟，PERIPHCLK为低频时钟，PERIPHCLKEN是用于两个时钟域交互的时钟有效信号，应用时只需要把PERIPHCLKEN信号送到高频CLK时钟域用于通知高频时钟域在哪个高频时钟沿时低频时钟有效,高频时钟域以此为依据对低频时钟域信号进行采样，即完成了数据交互，不再需要向高频时钟域送低频时钟PERIPHCLK。再如图2所示，是一个典型的ICG门控时钟单元的内部结构示意图，功能是当Enable控制端为1时,输入时钟clk_in可以传输到clk_out，如果Enable控制端为0时,输出clk_out始终为0。
技术实现思路
本专利技术要解决的技术问题，在于提供一种时钟域交互的电路方法，使用电路产生clken(时钟有效)信号进行不同频率相同相位时钟域之间的信号交互，具体方法是低频时钟产生的时候同时产生一个clken(时钟有效)信号,这个信号送到高频时钟域用于通知高频时钟域在哪个高频时钟沿时低频时钟有效,高频时钟域以此为依据对低频时钟域信号进行采样，即完成了数据交互。本专利技术电路是这样实现的：一种时钟域交互的电路，包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICGgating单元；所述源时钟是分频前的时钟,分别连接所述循环累加器、所述ICGgating单元的CK端和所述同步单元；所述同步单元连接分频系数和所述标准分频门限判断单元；所述标准分频门限判断单元还连接所述循环累加器，并输出clken信号和控制时钟的enable源信号，所述enable源信号连接所述与门；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。进一步的，所述标准分频门限判断单元分为第一标准分频门限判断单元和第二标准分频门限判断单元；所述第一标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出clken信号；所述第二标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出控制时钟的enable源信号。进一步的，所述第一标准分频门限判断单元和第二标准分频门限判断单元结构相同，均包括分频系数减一单元、第一比较器单元、第二比较器单元以及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单
元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零信号和所述电平输出单元。本专利技术方法是这样实现的：一种时钟域交互的方法，提供本专利技术所述的电路，所述方法包括：(1)所述同步单元负责使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元；(2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行累计回零操作，并负责输出输出clken和控制时钟的enable源信号；(3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门；(4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating单元的Enable端；(5)所述ICG gating单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号；产生的时序为:当CK端的上升沿采样到Enable为高时,会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。进一步的，所述步骤(2)中，所述标准分频门限判断单元对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器进行累加回零操作；并在累加值为0时将所述循环累加器的输出信号置为1,且输出时钟的初始状态为零。本专利技术具有如下优点：(1)本专利技术使用clken的信号进行交互，相较当前现有技术的握手交互方式，交互面积更小,功耗更低，交互效率更高；(2)本专利技术每个模块都可以运行在最高频率；(3)本专利技术同时产生时钟和clken,分别给需要时钟的模块和需要clken的模块。附图说明下面参照附图结合实施例对本专利技术作进一步的说明。图1为时钟有效信号时序示意图。图2为ICG门控时钟模块结构图。图3为本专利技术时钟域交互的电路的原理结构框图。图4为本专利技术时钟域交互的电路中的标准分频门限判断单元的原理结构框图。图5为在3分频配置下，本专利技术电路的clk和clken输出和内部累加器值的时序示意图。具体实施方式请参阅图3所示，为一本专利技术时钟域交互的电路的较佳实施例，其包括源时钟100、同步单元200、循环累加器300、标准分频门限判断单元400、或门500、反相器600、与门700以及ICG gating单元800；所述源时钟100是分频前的时钟,分别连接所述循环累加器300、所述ICG gating单元800的CK端和所述同步单元200；所述同步单元200连接分频系数和所述标准分频门限判断单元400；所述标准分频门限判断单元400还连接所述循环累加器300，并输出clken信号和控制时钟的enable源信号，所述enable源信号连接所述与门700；所述或门500分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器600连接所述与门700，所述与门700再连接所述ICG gating单元800的Enable端，使所述ICG gating单元800产生clk_out信号。其中，所述源时钟100是分频前的时钟；所述同步单元200负责使用源时钟对分频系数进行两级同步处理到当
前的源时钟的时钟域；分频系数为分频的比值,比如系数为2则表示1/2倍分频,系数为3表示1/3倍分频,系数最小值为2；所述循环累加器300负责使用源时钟进行计数累加，累加值从零开始累加,并将累加值送往所述标准分频门限判断单元400，并受标准分频门限判断单元400的控制进行累加回零操作；累加回零是指将累加值清零并重新从零开始累加；所述标准分频门限判断单元400负责接收循环累加器300的累加值后控制循环累加器300回零并负本文档来自技高网...

【技术保护点】
一种时钟域交互的电路，其特征在于：包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述源时钟是分频前的时钟,分别连接所述循环累加器、所述ICG gating单元的CK端和所述同步单元；所述同步单元连接分频系数和所述标准分频门限判断单元；所述标准分频门限判断单元还连接所述循环累加器，并输出clken信号和控制时钟的enable源信号，所述enable源信号连接所述与门；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。

【技术特征摘要】
1.一种时钟域交互的电路，其特征在于：包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述源时钟是分频前的时钟,分别连接所述循环累加器、所述ICGgating单元的CK端和所述同步单元；所述同步单元连接分频系数和所述标准分频门限判断单元；所述标准分频门限判断单元还连接所述循环累加器，并输出clken信号和控制时钟的enable源信号，所述enable源信号连接所述与门；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。2.根据权利要求1所述的时钟域交互的电路，其特征在于：所述标准分频门限判断单元分为第一标准分频门限判断单元和第二标准分频门限判断单元；所述第一标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出clken信号；所述第二标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出控制时钟的enable源信号。3.根据权利要求2所述的时钟域交互的电路，其特征在于：所述第一标准分频门限判断单元和第二标准分频门限判断单元结构相同，均包括分频系数减一单元、第一比较器单元、第二比较器单元以及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零信号和所述电平输出单元。4.一种时钟域交互的方法，其特征在于：提供如权利要求1所述的电
\t路，所述方法包括：(1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所...

【专利技术属性】
技术研发人员：廖裕民，陈丽君，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35