用于降低半导体装置中的泄漏电流的结层间电介质制造方法及图纸

本发明专利技术涉及用于降低半导体装置中的泄漏电流的结层间电介质。半导体装置包括衬底和在衬底上的包括掺杂的III‑V材料的p掺杂层。在p掺杂层上形成电介质中间层。在电介质中间层上形成n型层，n型层包括高带隙II‑VI材料以形成电子装置。

【技术实现步骤摘要】

本专利技术涉及半导体装置和工艺，并且更具体地，涉及在p和n层之间使用电介质中间层以降低电流泄漏的半导体装置。
技术介绍
使用诸如GaAs、InP或InGaAs衬底的III(族)-V(族)材料的场效应晶体管(FET)通常包括由类似材料制成的掺杂的源区和漏区。在一种通用结构中，III-V FET包括由掺杂的InGaAs(例如，n+InGaAs)形成的源/漏(S/D)区。n+InGaAs用于S/D区并不理想。在InGaAs nFET中，n+InGaAs S/D区遇到低掺杂浓度(例如，1x1019cm-3)的问题。此外，在InGaAs S/D区中存在相对较高的结泄漏和高接触电阻。此外，形成工艺需要n+掺杂剂的图案化的注入，这会增加工艺的时间和成本，并且可能导致结损伤。
技术实现思路
根据本公开一个方面，提供了一种半导体装置，其包括衬底和在衬底上的包括掺杂的III-V材料的p掺杂层。在p掺杂层上形成电介质中间层。在电介质中间层上形成n型层，n型层包括高带隙II-VI材料以形成电子装置。根据本公开一个方面，提供了另一半导体装置，其包括衬底和在衬底上的包括掺杂的III-V材料的p掺杂层。在p掺杂层上形成极薄的电介质中间层并且其具有小于1.3nm的厚度。在电介质中间层上形成n型层。n型层包括掺杂铝的ZnO材料以形成电子装置。在n型层上形成接触件。根据本公开一个方面，提供了用于形成半导体装置的方法，其包
括：在衬底上形成包括掺杂的III-V材料的p掺杂层；在p掺杂层上形成电介质中间层；在电介质中间层上形成包括高带隙II-VI材料的n型层；以及处理n型层以形成装置。联系附图阅读本专利技术的说明性实施例的以下详细的描述，这些和其它特征以及优点将会变得明显的。附图说明在下面参考附图的优选实施例的描述中将提供本公开的细节，在附图中：图1是根据本公开原理的部分制造的场效应晶体管的截面图，该场效应晶体管具在层间电介质上形成的n型II-VI层，所述n型II-VI层形成源区和漏区；图2是根据本公开原理的形成有说明性栅结构的图1的部分制造的场效应晶体管的截面图；图3是根据本公开原理的具有n型II-VI层的二极管的截面图，n型II-VI层在层间电介质上形成并且形成结；图4是描绘了两个二极管的装置电流密度(mA/cm2)相对于装置电压(伏)的电流密度-电压图，一个二极管包括p-InGaAs上的铝锌氧化物(Aluminum Zinc Oxide,AZO)，另一个二极管是根据本公开原理的图3的二极管，其包括AZO和p-InGsAs之间的电介质中间层(0.8nm Al2O3)。图5是描绘了两个二极管的装置电流密度(mA/cm2)相对于装置电压(伏)的电流密度-电压图，一个二极管是包括p-InGaAs上的n+InGaAs的常规二极管，另一个二极管是根据本公开原理的图3的二极管，其包括AZO和p-InGsAs之间的电介质中间层(0.8nmAl2O3)。图6是描绘了根据本公开原理的若干装置的装置电流(A)相对于装置栅电压(V)的电流-电压(I-V)图，其中所述装置包括AZO和p-InGsAs之间的不同厚度的电介质中间层(Al2O3)；以及图7是示出用于根据说明性实施例形成半导体装置的方法的框图/流程图。具体实施方式根据本公开原理，描述了用于在p-n结中形成电介质层以降低泄漏电流的电子装置、结构和形成方法。电介质层优选地是具有小于约1.3nm的厚度的极薄层。极薄的电介质层优选地包括氧化物，并且形成可以过滤p-n结中的泄漏电流的高带隙材料。电介质层形成在结的p层和n层之间。电介质层降低了在p-n结中具有电介质层的装置的泄漏电流。泄漏电流可以比常规装置显著地降低(例如，约两个数量级)。在一个尤其有用的实施例中，在p-n结中形成Al2O3层。p-n结可以包括具有诸如InGaAs、GaAs、InP等的III-V材料的p层，并且n层可以包括II-VI材料，优选地包括高带隙II-VI材料，并且尤其是包括掺杂的ZnO。ZnO可以包括n+掺杂Al的ZnO(ZnO:Al或AZO)。AZO为源区和漏区或二极管中的有源层等提供了替代材料。ZnO:Al具有与n+InGaAs类似的电子亲和势(～4.35-～4.4eV)，n+InGaAs的电子亲和势是～4.5eV。ZnO:Al具有较大的掺杂水平，例如可以获得直至约5x1021/cm3的掺杂水平。ZnO:Al处理与金属化处理更兼容。例如，S/D区可以包括在其上形成的金属层。ZnO:Al与在形成这些结构中使用的金属材料更兼容。ZnO:Al的形成也趋于更容易。例如，可以使用原子层沉积(ALD)，而不是利用外延生长工艺及图案化掺杂(例如，对于n+InGaAs)，来形成ZnO:Al，但是也可以使用其它工艺。这允许掺杂层具有更少的表面损伤。类似于Al的材料可以直接在ZnO上形成，并且被退火以使得Al扩散来掺杂ZnO，或被氧化以形成氧化铝电介质层。在尤其有用的实施例中，电介质层包括Al2O3。AZO层提供了高
带隙材料(例如，Eg大于约1.0eV并且优选大于2.0eV)。根据本公开原理，可以以非晶或多晶相的方式在Al2O3上形成AZO，这使得工艺更简单。其它半导体材料(例如，InGaAs)的非晶或多晶相不适于在诸如Al2O3的电介质层上生长。这些其它半导体材料理想地需要单晶结构，这难以在高Eg氧化物(Al2O3)上形成。应理解，将就给出的例示性架构对本专利技术进行说明；然而，在本专利技术的范围内，可以对其它架构、结构、衬底材料以及工艺特征和步骤进行改变。还应理解，当元件(诸如层、区或衬底)被称为在另一元件“上”或“之上”时，该元件可以直接在该另一元件上或者也可以存在中间元件。相反，当元件被称为“直接”在另一元件“上”或“直接”在另一元件“之上”时，不存在中间元件。还应理解，当元件被称为与另一个元件“连接”或“耦接”时，该元件可以直接连接或耦接到该另一个元件或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在中间元件。根据本公开的原理的集成电路芯片的设计可以利用图形化计算机编程语言创建，并存储在计算机存储介质中(诸如，盘、带、物理硬盘或虚拟硬盘，诸如存储存取网络中的虚拟硬盘)。如果设计者不制造芯片或用于制造芯片的光刻掩模，则该设计者可以通过物理装置(例如，通过提供存储该设计的存储介质的拷贝)或电子地(例如，通过因特网)直接或间接向那些实体传输所得到的设计。所存储的设计继而转换成适当的格式(例如，GDSII)以用于制造光刻掩模，其通常包括要在晶片上形成的所涉及的芯片设计的多个拷贝。光刻掩模被用来定义晶片(和/或其上的层)将被蚀刻或以其它方式进行处理的区域。本文所说明的方法可以用于制备集成电路芯片。所得到的集成电路芯片可以由制造者以原始晶片的形式(即，作为具有多个未封装芯片的单个晶片)作为裸片或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如具有附接于母板或者其它较高层级载体)
的引脚的塑料载体)中、或者在多芯片封装(如陶瓷载体，其具有表面互连或者埋入的互连之一或者两者)中。在任何情况下，芯片然后与作为(a)中间产品(如母板)或者(b)最终产品的一部分的本文档来自技高网...

【技术保护点】
一种半导体装置，包括：衬底；p掺杂层，所述p掺杂层在所述衬底上，包括掺杂的III‑V材料；电介质中间层，所述电介质中间层形成在所述p掺杂层上；以及n型层，所述n型层形成在所述电介质中间层上，所述n型层包括高带隙II‑VI材料以形成电子装置。

【技术特征摘要】
2015.02.12 US 14/620,9661.一种半导体装置，包括：衬底；p掺杂层，所述p掺杂层在所述衬底上，包括掺杂的III-V材料；电介质中间层，所述电介质中间层形成在所述p掺杂层上；以及n型层，所述n型层形成在所述电介质中间层上，所述n型层包括高带隙II-VI材料以形成电子装置。2.如权利要求1所述的半导体装置，其中所述n型层包括掺杂的ZnO。3.如权利要求1所述的半导体装置，其中所述电介质中间层包括具有在约0.5nm和约1.3nm之间的厚度的极薄层。4.如权利要求1所述的半导体装置，其中所述电介质中间层包括氧化物或氮化物中的一种。5.如权利要求1所述的半导体装置，其中所述电介质中间层包括氧化铝。6.如权利要求1所述的半导体装置，其中氧化铝电介质中间层包括在约0.6nm和约1.0nm之间的厚度。7.如权利要求1所述的半导体装置，其中所述n型层形成场效应晶体管的源区和漏区。8.如权利要求1所述的半导体装置，其中所述n型层形成二极
\t管结。9.一种半导体装置，包括：衬底；p掺杂层，所述p掺杂层在所述衬底上，包括掺杂的III-V材料；极薄的电介质中间层，所述极薄的电介质中间层形成在所述p掺杂层上并具有小于1.3nm的厚度；n型层，所述n型层形成在所述电介质中间层上，所述n型层包括掺...

【专利技术属性】
技术研发人员：J·P·德索扎，K·E·弗格尔，J·吉姆，D·K·萨达纳，B·A·瓦卡塞尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US