半导体装置的控制电路及其方法制造方法及图纸

在半导体装置中，有别于传统技术，当重置指令(reset command)被输入时，该重置指令可以借助一简单的方法以及电路在短期间内执行。半导体装置的控制电路(control circuit)适用于控制时钟产生器(clock generator)，以产生可变频的系统时钟(system clock)。其中，在正常操作模式的半导体装置，是由控制电路根据重置指令改变系统时钟的频率，由第一频率改变为第二频率，其中第二频率高于第一频率，并且对半导体装置执行中断程序(interrupt process)，以从正常操作模式(normal operating)进入重置时序模式(reset sequence mode)。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，特别是涉及一种电可擦写非易失性半导体存储器(electronically rewritable non-volatile semiconductor memory device，EEPROM)的写入与擦除电路(如快闪存储器(flash memory))与其方法。
技术介绍
在现有技术中，高度集成(highly integrated)与非门(NAND)非易失性半导体存储器装置借助连结多个存储单元晶体管(memory cell transistors)(后面称为存储单元)来建构，在位线(bit lines)与源极线(source lines)之间去建构与非门串(NAND string)(例如，可参考专利文件1)。图1的方块图显示一个传统范例的与非门的快闪电可擦除只读存储的整体结构。图2绘示为图1中存储单元阵列10(memory cell aray10)的结构和其周边的电路的电路图。参照图1，传统范例的与非门快闪电可擦除只读存储的整体结构包含了存储单元阵列10、控制其操作的控制电路11、行解码器12(row decoder)、高电压产生电路13(high voltage generating circuit)、包含数据重复读写电路的页缓冲器14(page buffer circuit)、列解码器15(column decoder)、指令寄存器17(command register)、地址寄存器18(address register)、操作逻辑控制器19(operation logic controller)、状态寄存器20(status register)、待命/忙碌的输出端53(ready/busy-bar output terminal)、数据输入/输出缓冲器50(datainput/output buffer)及数据输入/输出端51(data input/output terminal)。在存储单元阵列10中的与非存储单元单元(NAND cell unit)NU(NU0、NU1…)，举例来说它会借助连结16个堆栈栅(stack-gate)去建构，其形成一组电可擦写非易失性存储单元MC0～MC15，如图2所示。每个与非存储单元单元NU的漏极(drain)端通过选择栅晶体管SG1(selective gate transistor)去连接位线(bit line，BL)，而每个与非存储单元单元NU的源极(source)端通过选择栅晶体管SG2(selective gate transistor)去连接共用源极线CELSRC(common source line)。存储单元(memory cells)的控制栅被排列在行方向上并耦接至一共用字线(common word line)，选择栅晶体管SG1、SG2的晶体管的栅极连接选择栅极线SGD(selective gate line)、SGS平行排列于字线WL(word line)。作为一个写入与读取单元的一个页面是一组字线WL选择的存储器。作为一个数据擦除单元的一个区块是一组多个第一页面与非存储单元单元或是其整倍数。为了进行重复写入与读取页面单元(page unit)的数据，在每一个位线页缓冲器电路14包含了感测放大器电路(sense amplifier circuit)与锁存电路(latch circuit)。在图2的存储单元阵列10具有简化的结构，然而，其具有多条位线可分享一页缓冲器的结构。在此情况，当写入或读取数据时，被选择连接至页缓冲器的位线数目是一个页面单元。图2显示了在存储单元阵列的区域中，借助输入/输出端51(data input/output terminal)来输入或输出数据。为了去选择存储单元阵列10的位线BL和字线WL，行解码器12与列解码器15被个别地放置。控制电路11执行了数据读、写与擦除的时序控制。高电压产生电路13被控制电路11所控制，产生高电压或是中电压提供读、写与擦除使用。由控制电路11控制的状态寄存器20储存刚结束的编程或擦除的通过或是失败(pass/fail)的消息，以及芯片是否在进行编程、擦除或是读取的状态。从待命/忙碌的输出端53输出的状态为高(high)时视为准备进入下个操作，而低(low)时视为忙碌于现阶段的操作。数据输入/输出缓冲器50用以输入或输出数据以及输入地址信号，特别是数据通过数据输入/输出缓冲器50和数据线52在输入/输出端51和页缓冲器14之间进行传输，从输入/输出端51输入的地址信号被储存在地址寄存器18，并且传送至行解码器12和列解码器15进行解码。动作控制指令从输入与输出端51被输入，被输入的指令被解码并储存在指令寄存器17，以使指令控制控制电路11。外部控制信号像是芯片致能信号(chip enablesignal)、指令锁存致能信号(command Latch enable signal)、地址锁存致能信号(address latch enable signal)、写入致能信号(write-in enable signal)、读取致能信号(readout enable signal)等等，被带入操作逻辑控制器19(operation logiccontroller)。因此，内部控制信号对应动作模式而被产生。内部控制信号被使用在控制在数据输入/输出缓冲器50上的数据锁存与传输程序，并进一步被传输至控制电路11进行动作控制。页缓冲器14有两个锁存电路(latch circuit)14a和14b可供多值动作(multi-valued action)或快取功能(cache function)，其借助切换来执行。尤其当一个存储器单元存储了一个位的双值数据(two value data)时，提供快取功能(cache funciton)。当一个存储器单元存储了一个两位的四值数据(four valuedata)，提供多值功能(multi-value funciton)或快取功能依然有效，虽然快取功能被地址所限制。现有技术文件专利文件:专利文件1:日本公开专利H09-147582专利文件2:日本公开专利2002-150780解决问题图3a绘示当在图1的与非门快闪电可擦除只读存储存储器的编程期间重置指令(FFh)被输入时各个信号的时序图。图3b绘示当在图1中的与非门快闪电可擦除只读存储存储器的数据擦除期间重置指令(FFh)被输入时各个信号的时序图。在图3中，tRST为重置时间。举例来说，如图3a所示，在编程期间内部电压VPP是高电压，而在编程操作借助指令80-10(变成低(low))被执行后，重设程序借助FF指令(回到高(high))被执行。在与非门快闪存储器中，如果重置指令在编程期间被输入，快闪存储器将会停止目前的编程动作并进入预备状态(stand-by)。当重置被执行时，快闪存储器中最重要的内部程序是高电压和中电压的放电，像是由字线、位线、井(well)、行解码器与电荷泵(charge pump)。如果有很多的电荷残留，有可能会对快闪存储器造成损害。因此，重置程序被设计为着重于高电压的放电(HV)。重置的问题在于实际重置本文档来自技高网...

【技术保护点】
一种半导体装置的控制电路，适用于控制一时钟产生器产生具有可变频率的系统时钟，其中，在该半导体装置的一正常操作模式中，该控制电路根据一重置指令改变由该时钟产生器产生的该系统时钟的频率，其中，该系统时钟的频率由第一频率改变为第二频率，该第二频率高于该第一频率；以及对该半导体装置执行一中断程序，以从该正常操作模式进入一重置时序模式。

【技术特征摘要】
2015.02.05 JP 2015-0209281.一种半导体装置的控制电路，适用于控制一时钟产生器产生具有可变频率的系统时钟，其中，在该半导体装置的一正常操作模式中，该控制电路根据一重置指令改变由该时钟产生器产生的该系统时钟的频率，其中，该系统时钟的频率由第一频率改变为第二频率，该第二频率高于该第一频率；以及对该半导体装置执行一中断程序，以从该正常操作模式进入一重置时序模式。2.如权利要求1所述的半导体装置的控制电路，该控制电路包括：该时钟产生器，用以产生预设的一基础时钟；以及一分频器，借助划分来自该...

【专利技术属性】
技术研发人员：伊藤伸彦，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71