功率器件的CSP封装结构及其制造方法技术

本发明专利技术公开的功率器件的CSP封装结构，该结构利用管芯与管芯之间的划片道和/或管芯四个角处的区域，用腐蚀或者划片的方法，将这些区域的外延层去掉，露出N+衬底，之后用溅射或蒸发的方法在芯片表面蒸镀一层金属以此将衬底的N+层引到表面，以此来实现CSP封装的要求。本发明专利技术的有益效果在于：有效地充分利用芯片的表面积，最大可能地降低功率器件的导通电阻。

【技术实现步骤摘要】
【专利摘要】本专利技术公开的功率器件的CSP封装结构，该结构利用管芯与管芯之间的划片道和/或管芯四个角处的区域，用腐蚀或者划片的方法，将这些区域的外延层去掉，露出N+衬底，之后用溅射或蒸发的方法在芯片表面蒸镀一层金属以此将衬底的N+层引到表面，以此来实现CSP封装的要求。本专利技术的有益效果在于：有效地充分利用芯片的表面积，最大可能地降低功率器件的导通电阻。【专利说明】功率器件的CSP封装结构及其制造方法
本专利技术涉及功率器件制备
，尤其涉及一种功率器件的CSP封装结构及其制造方法。
技术介绍
CSP技术是最近几年才发展起来的新型集成电路封装技术。应用CSP技术封装的产品封装密封高，性能好，体积小，重量轻，与表面安装技术兼容，因此它的发展速度相当快，现已成为集成电路重要的封装技术之一。功率三极管有三个电极，源极/发射极、栅极/基极和漏极/集电极。通常，为降低导通电阻，充分利用芯片的面积，源极/发射极和栅极/基极在芯片的正面上，而漏极/集电极在芯片的背面上。若要用CPS技术进行封装，需要将功率器件的漏极/集电极从芯片的背面引导至芯片的正面上。现有的做法是:参见图1，以功率MOSFET的CSP封装进行说明，功率MOSFET的源极和栅极设置在芯片10的正面11上，在芯片10的正面11上开设一个N+扩散窗口 12，采用扩散或注入的方法将该N+扩散窗口 12扩散至芯片的N+衬底13，从而将芯片10背面上的漏极引至芯片10的正面11上。这种方法的缺点是需要浪费芯片的面积，降低了芯片的利用面积，同时增加了功率MOSFET的导通电阻。为此，【申请人】进行了有益的探索和尝试，找到了解决上述问题的办法，下面将要介绍的技术方案便是在这种背景下产生的。
技术实现思路
本专利技术所要解决的技术问题之一在于:针对现有的功率器件的CSP封装方法存在降低芯片的利用面积，增加功率器件的导通电阻的问题，现提供一种充分利用芯片的表面积、最大可能地降低功率器件的导通电阻的功率器件的CSP封装结构。本专利技术所要解决的技术问题之二在于:提供一种用于制备上述功率器件的CSP封装结构的制备方法。作为本专利技术第一方面的功率器件的CSP封装结构，包括芯片以及设置在所述芯片背面上的N+衬底，所述芯片的正面形成有若干均匀分布的管芯，每一管芯内由上至下设置有一 N+源极层和一 P-body层，每一管芯的正面上设置有至少一与所述N+源极层或P-body层连接的源极凸点和至少一与多晶硅连接的栅极凸点，其特征在于，在所述芯片位于相邻的两个管芯之间的划片道和/或每一管芯的四个角的区域进行刻蚀并刻蚀至N+衬底，所述芯片位于每一管芯的正面除源极凸点和栅极凸点之外的区域上附着一层第一钝化层，在所述芯片的正面所有区域上附着一层金属层，所述金属层位于所述第一钝化层之上，所述金属层位于每一管芯上的区域上设置有源极、栅极和漏极压焊区域，所述芯片的正面所有区域上设置有一层第二钝化层，所述第二钝化层位于所述金属层之上，所述第二纯化层相对于每一源极、栅极和漏极压焊区域的位置刻蚀有分别与所述源极、栅极和漏极相对应的源极、栅极和漏极植球区域，在所述源极、栅极和漏极植球区域上焊接锡球。作为本专利技术第二方面的用于制备上述功率器件的CSP封装结构的制备方法，包括以下步骤:(I)制备芯片，将芯片位于相邻两个管芯之间的划片道和/或每一管芯的四个角的区域进行刻蚀或划片，刻蚀或划片至N+衬底区域为止；(2)在所述芯片位于每一管芯的正面上淀积一层第一钝化层，并在所述管芯上的第一钝化层位于源极凸点和栅极凸点的位置刻蚀出源极和栅极的电连接区域；(3)在所述芯片的正面所有区域上附着一层金属层；(4)在所述金属层位于每一管芯上的区域上刻蚀制作形成源极、栅极和漏极压焊区域；(5)在所述芯片的正面所有区域上淀积一层第二钝化层，并对所述第二钝化层相对于所述源极、栅极和漏极压焊区域上的位置进行刻蚀，预留出与源极、栅极和漏极相对应的源极、栅极和漏极植球区域；(6)在所述源极、栅极和漏极植球区域进行植球。在本专利技术的一个优选实施例中，所述N+层衬底的引入可采用刻蚀或者划片技术。在本专利技术的一个优选实施例中，所述第一、第二钝化层可采用等离子体增强化学气相沉积法淀积或者涂敷聚酰亚胺层而成。在本专利技术的一个优选实施例中，所述第一、第二钝化层由Si02、Si3N4、Si0N或涂覆PI中的一种制成。在本专利技术的一个优选实施例中，在所述步骤(3)中，所述金属层通过溅射或蒸发的方式附着在所述芯片的正面上。在本专利技术的一个优选实施例中，所述金属层为金属铝或铝合金层。由于采用了如上的技术方案，本专利技术的有益效果在于:本专利技术将功率器件芯片的划片道和/或管芯四个角的区域刻蚀至N+衬底，采用金属层将漏极引至芯片的正面上，从而实现CSP封装，有效地充分利用芯片的表面积，最大可能地降低功率器件的导通电阻。【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是现有的功率MOSFET的CSP封装结构的示意图。图2是本专利技术相邻管芯之间的划片道和管芯四个角的区域刻蚀或划片至N+衬底的示意图。图3是本专利技术芯片位于每一管芯的正面除源极凸点和栅极凸点之外的区域上淀积第一钝化层的示意图。图4是本专利技术芯片上附着金属层的示意图。图5是本专利技术对芯片的金属层进行刻蚀的示意图。图6是本专利技术第二钝化层淀积和刻蚀的示意图。图7是本专利技术成品的功率器件的CSP封装结构的示意图。【具体实施方式】为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本专利技术。参见图7，图中给出的是功率器件的CSP封装结构，包括芯片100以及设置在芯片100背面上的作为功率器件的漏极的N+衬底200，芯片100的正面形成有若干均匀分布的管芯110，每一管芯110内由上至下设置有一N+源极层111和一P-body层112，每一管芯110的正面上设置有一与N+源极层111或P-body层112连接的源极凸点121和一与多晶硅连接的栅极凸点122。在芯片100位于相邻的两个管芯110之间的划片道130和/或每一管芯110的四个角的区域进行刻蚀并刻蚀或划片至N+衬底200，芯片100位于每一管芯110的正面除源极凸点121和栅极凸点122之外的区域上附着一层第一钝化层300，在芯片100的正面所有区域上附着一层金属层400，金属层400位于第一钝化层300之上，金属层400位于每一管芯110上的区域上设置有源极、栅极和漏极压焊区域410、420、430，芯片100的正面所有区域上设置有一层第二钝化层500，第二钝化层500位于金属层400之上，第二钝化层500相对于每一源极、栅极和漏极压焊区域410、420、430的位置刻蚀有分别与源极、栅极和漏极相对应的源极、栅极和漏极植球区域510、520、530，在源极、栅极和漏极植球区域510、520、530上焊接锡球610、620、630o用于制备上述功率器件的CSP封装结构的制备方法，包括以下步骤:(I)参见图2，制备芯片1本文档来自技高网...

【技术保护点】
功率器件的CSP封装结构，包括芯片以及设置在所述芯片背面上的N+衬底，所述芯片的正面形成有若干均匀间隔分布的管芯，每一管芯内由上至下设置有一N+源极层和一P‑body层，每一管芯的正面上设置有至少一与所述N+源极层或P‑body层连接的源极凸点和至少一与多晶硅连接的栅极凸点，其特征在于，在所述芯片位于相邻的两个管芯之间的划片道和/或每一管芯的四个角的区域进行刻蚀并刻蚀至N+衬底，所述芯片位于每一管芯的正面除源极凸点和栅极凸点之外的区域上附着一层第一钝化层，在所述芯片的正面所有区域上附着一层金属层，所述金属层位于所述第一钝化层之上，所述金属层位于每一管芯上的区域上设置有源极、栅极和漏极压焊区域，所述芯片的正面所有区域上设置有一层第二钝化层，所述第二钝化层位于所述金属层之上，所述第二钝化层相对于每一源极、栅极和漏极压焊区域的位置刻蚀有分别与所述源极、栅极和漏极相对应的源极、栅极和漏极植球区域，在所述源极、栅极和漏极植球区域上焊接锡球。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄平，鲍利华，张迪雄，
申请(专利权)人：上海朕芯微电子科技有限公司，
类型：发明
国别省市：上海;31