本发明专利技术提供一种自校准带隙基准电路、带隙基准电压自校准系统和方法，所述自校准带隙基准电路至少包括：第一电压信号产生支路，第二电压信号产生支路，第一互换开关，以及失调可调运算放大器。本发明专利技术的自校准带隙基准电路，在传统带隙基准电路的基础上增加了两个互换开关，并增加了运算放大器的失调可调功能，通过两个互换开关使失调可调运算放大器的两个输入端可互换输入两个电压信号，并通过调整失调可调运算放大器的失调电压，令带隙基准电压得以校准。采用本发明专利技术的自校准带隙基准电路，结构简单，可以消除大部分运算放大器的失调，大大提高了带隙基准电压的精度。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，所述自校准带隙基准电路至少包括：第一电压信号产生支路，第二电压信号产生支路，第一互换开关，以及失调可调运算放大器。本专利技术的自校准带隙基准电路，在传统带隙基准电路的基础上增加了两个互换开关，并增加了运算放大器的失调可调功能，通过两个互换开关使失调可调运算放大器的两个输入端可互换输入两个电压信号，并通过调整失调可调运算放大器的失调电压，令带隙基准电压得以校准。采用本专利技术的自校准带隙基准电路，结构简单，可以消除大部分运算放大器的失调，大大提高了带隙基准电压的精度。【专利说明】
本专利技术涉及集成电路
，特别是涉及一种。
技术介绍
在模拟集成电路中，带隙(bandgap)基准电路因为随温度变化非常小而应用非常广泛。传统的带隙基准电路如图1所示，包括:运算放大器OP，电阻Rl、R2、R3，三极管Ql、Q2 ；假设R3 = R2，则它的理想输出电压是:Vbg = Vbe+(kTlnN/q)*R2/Rl，其中，Vbe是三极管Ql的基极与发射极之间的电压，k是玻尔兹曼常数，T是温度，q是单位电荷电量，N是三极管Q2与Ql的个数比例。由于在生产时，带隙基准电路的精度有限以及随机误差的产生，导致运算放大器OP会产生失调(offset)，从而使电阻比例产生偏差，Ql与Q2产生不匹配，因而使得输出的带隙基准电压Vbg会产生随机误差。误差的主要来源是运算放大器的失调，如果只考虑运算放大器的失调带来的影响，则实际输出的带隙基准电压变为:Vbg = Vbe+(kTlnN/q+Vos)*R2/Rl，其中，Vos为运算放大器的失调电压，由于Vos的存在，带隙基准电压Vbg的精度较低。如果能把Vos去除掉，则可以大幅提高带隙基准电压Vbg的精度。目前常用的去除带隙基准中运放失调的方法是使用斩波(chopper)电路，如中国专利CN103869867A中提出的，通过将失调和低频噪声调制到高频，然后再通过低通滤波器将其去除。但斩波电路的缺点是它需要时钟电路一直工作，这样不仅增加了静态功耗，而且输出的带隙基准电压Vbg有纹波，而低通滤波器为了抑制纹波，其带宽必须比较低，导致需要很大的电阻和电容，从而增加了芯片面积。此外，美国专利US 5773967A提出了一种通过自动校准电阻反馈比例来改进带隙基准的温度特性的电路，但它不适用于消除运算放大器的失调。因此，如何消除运算放大器的失调，提高带隙基准电压的精度，是亟待解决的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种，用于解决现有技术中由于运算放大器的失调，导致带隙基准电路输出的带隙基准电压的精度较低的问题。为实现上述目的及其他相关目的，本专利技术提供一种自校准带隙基准电路，所述自校准带隙基准电路至少包括:第一电压信号产生支路，用于提供第一电压信号；第二电压信号产生支路，用于提供第二电压信号；第一互换开关，其第一输入端连接于所述第一电压信号产生支路，其第二输入端连接于所述第二电压信号产生支路，用于使所述第一电压信号和所述第二电压信号可互换输入；失调可调运算放大器，其正输入端连接于所述第一互换开关的第一输出端，其负输入端连接于所述第一互换开关的第二输出端，其输出端连接于所述第一电压信号产生支路和所述第二电压信号产生支路，用于对所述第一电压信号和所述第二电压信号进行运算放大，以输出带隙基准电压，并在所述第一电压信号和所述第二电压信互换输入时，通过调整所述失调可调运算放大器的失调电压来校准所述带隙基准电压。优选地，所述失调可调运算放大器至少包括:第二互换开关，其第一输入端连接于所述失调可调运算放大器的正输入端，其第二输入端连接于所述失调可调运算放大器的负输入端，用于在所述第一电压信号和所述第二电压信号互换输入时，将所述失调可调运算放大器的正输入端和负输入端接入的电压信号互换，以使所述失调可调运算放大器的输出稳定。优选地，所述失调可调运算放大器还包括:第一电流源，第一输入PMOS管，第二输入PMOS管，第一NMOS管尺寸可调阵列，第二NMOS管尺寸可调阵列，第二电流源以及第三NMOS管；所述第一电流源分别接入所述第一输入PMOS管的源极和所述第二输入PMOS管的源极，所述第一输入PMOS管的栅极为所述失调可调运算放大器的负输入端，所述第二输入PMOS管的栅极为所述失调可调运算放大器的正输入端，所述第一输入PMOS管的漏极分别连接所述第二互换开关的第二输入端和所述第一 NMOS管尺寸可调阵列的漏端，所述第二输入PMOS管的漏极分别连接所述第二互换开关的第一输入端和所述第二WOS管尺寸可调阵列的漏端，所述第一匪OS管尺寸可调阵列的源端和所述第二 NMOS管尺寸可调阵列的源端接地，所述第二互换开关的第二输出端分别连接所述第一 NMOS管尺寸可调阵列的栅端和所述第二匪OS管尺寸可调阵列的栅端，所述第二互换开关的第一输出端连接所述第三WOS管的栅极，所述第三NMOS管的源极接地，所述第二电流源接入所述第三NMOS管的漏极，以所述第三NMOS管的漏极处的电压作为所述失调可调运算放大器的输出电压。优选地，所述第一NMOS管尺寸可调阵列至少包括:第一负载管，与所述第一负载管并联连接的η个可选负载管，以及与η个所述可选负载管一一对应连接的用以选通所述可选负载管的η路选通开关，其中，η为大于等于I的自然数，η个所述可选负载管按照尺寸从大到小或者从小到大的顺序并联连接，所述第一负载管的栅极和η个所述可选负载管的栅极连接在一起作为所述第一 NMOS管尺寸可调阵列的栅端，所述第一负载管的源极和η个所述可选负载管的源极连接在一起作为所述第一 NMOS管尺寸可调阵列的源端，η个所述可选负载管的漏极分别连接η路所述选通开关的一端，所述第一负载管的漏极和η路所述选通开关的另一端连接在一起作为所述第一 NMOS管尺寸可调阵列的漏端；所述第二匪OS管尺寸可调阵列至少包括:第二负载管，与所述第二负载管并联连接的m个可选负载管，以及与m个所述可选负载管一一对应连接的用以选通所述可选负载管的m路选通开关，其中，m为大于等于I的自然数，m个所述可选负载管按照尺寸从大到小或者从小到大的顺序并联连接，所述第二负载管的栅极和m个所述可选负载管的栅极连接在一起作为所述第二 NMOS管尺寸可调阵列的栅端，所述第二负载管的源极和m个所述可选负载管的源极连接在一起作为所述第二匪OS管尺寸可调阵列的源端，m个所述可选负载管的漏极分别连接m路所述选通开关的一端，所述第二负载管的漏极和m路所述选通开关的另一端连接在一起作为所述第二 NMOS管尺寸可调阵列的漏端。优选地，所述第一电压信号产生支路至少包括:第一电阻，第二电阻，以及第二三极管;所述第二电压信号产生支路至少包括:第三电阻，以及第一三极管；所述第二电阻的一端和所述第三电阻的一端分别连接所述失调可调运算放大器的输出端，所述第二电阻的另一端连接所述第一电阻的一端，所述第一电阻的另一端连接所述第二三极管的发射极，所述第二三极管的基极和集电极接地，所述第三电阻的另一端连接所述第一三极管的发射极，所述第一三极管的基极和集电极接地;所述第一电压信号产生支路以所述第一电阻和所述第二电阻连接节点处的电压作为第一电压信号，所述第二电压信号产生支路以所述第三电阻和本文档来自技高网...
【技术保护点】
一种自校准带隙基准电路，其特征在于，所述自校准带隙基准电路至少包括：第一电压信号产生支路，用于提供第一电压信号；第二电压信号产生支路，用于提供第二电压信号；第一互换开关，其第一输入端连接于所述第一电压信号产生支路，其第二输入端连接于所述第二电压信号产生支路，用于使所述第一电压信号和所述第二电压信号可互换输入；失调可调运算放大器，其正输入端连接于所述第一互换开关的第一输出端，其负输入端连接于所述第一互换开关的第二输出端，其输出端连接于所述第一电压信号产生支路和所述第二电压信号产生支路，用于对所述第一电压信号和所述第二电压信号进行运算放大，以输出带隙基准电压，并在所述第一电压信号和所述第二电压信互换输入时，通过调整所述失调可调运算放大器的失调电压来校准所述带隙基准电压。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈建兴，贾宏勇，
申请(专利权)人：上海巨微集成电路有限公司，
类型：发明
国别省市：上海;31
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