微控制单元MCU的数据分级处理方法和系统技术方案

本发明专利技术提供了一种微控制单元MCU的数据分级处理方法和系统，所述的方法包括：在所述MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分；若所述程序数据在所述第二主存储部分，则从所述第二主存储部分读取所述程序数据；若所述程序数据不在所述第二主存储部分，则判断所述程序数据是否在所述第二辅助存储部分；若所述程序数据在所述第二辅助存储部分，则从所述第二辅助存储部分读取所述程序数据。本发明专利技术用以兼顾程序数据读取效率，以及兼顾非易失性存储器可支持的容量。

【技术实现步骤摘要】
微控制单元MCU的数据分级处理方法和系统
本专利技术涉及集成电路
，特别是涉及一种微控制单元MCU的数据分级处理方法和一种微控制单元MCU的数据分级处理系统。
技术介绍
MCU(MicroControlUnit，微控制单元)，又称SCM(SingleChipMicrocomputer，单片微型计算机)或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU(CentralProcessingUnit，中央处理器)、RAM(RandomAccessMemory，随机存储器)、ROM(Read-OnlyMemory，只读存储器)、定时计数器和多种I/O(Input/Output，输入/输出接口)集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。MCU芯片需要主芯片与闪存芯片之间配合完成各种数据的操作。闪存芯片由于具有掉电不丢失数据的特性，一般用于存储用户的程序数据等等。MCU芯片上电后从闪存芯片中读取程序数据，开始执行程序，从而完成用户需求的功能。主芯片的SRAM(StaticRandomAccessMemory，静态随机存储器)为标准IP(intellectualpropertycore，知识产权核)，其特点为读写速度快，可以与主芯片的读取速度一致。具有掉电后数据会丢失的特性。由于闪存芯片的读取速度相对于主芯片的读取速度比较慢，需要花费很多的等待时间，严重影响程序执行效率。此矛盾是基本所有MCU芯片难以避免的问题。在实际应用中，由于工艺水平以及需求的提高，主芯片的速度会越来越快，而闪存芯片的读取速度却很难提升，所以读取速度的矛盾会越来越大。另外，随着应用的提高，对闪存芯片容量的需求也会越来越大，以前可能只需要128Kbytes的闪存芯片容量，就可以满足大部分的需求，但随着客户应用的提高进一步扩大。
技术实现思路
本专利技术实施例所要解决的技术问题是提供一种微控制单元MCU的数据分级处理方法，用以兼顾程序数据读取效率，兼顾非易失性存储器可支持的容量。相应的，本专利技术实施例还提供了一种微控制单元MCU的数据分级处理系统，用以保证上述方法的实现及应用。为了解决上述问题，本专利技术公开了一种微控制单元MCU的数据分级处理方法，所述MCU与易失性存储器和非易失性存储器互连，所述非易失性存储器包括第一主存储部分和第一辅助存储部分，所述易失性存储器包括与第一主存储部分对应的第二主存储部分，以及包括与第一辅助存储部分对应的第二辅助存储部分；所述的方法包括：在所述MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分；若所述程序数据在所述第二主存储部分，则从所述第二主存储部分读取所述程序数据；若所述程序数据不在所述第二主存储部分，则判断所述程序数据是否在所述第二辅助存储部分；若所述程序数据在所述第二辅助存储部分，则从所述第二辅助存储部分读取所述程序数据。优选地，在所述在MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分的步骤之前，还包括：当所述MCU上电复位时，读取所述第一主存储部分的程序数据并保存到所述第二主存储部分。优选地，所述程序数据具有相应的地址信息，所述第一主存储部分的地址信息与第二主存储部分的地址信息互相对应，所述判断程序数据是否在所述第二主存储部分的步骤包括：判断所述程序数据相应的地址信息是否在所述第一主存储部分的地址信息的范围内；若是，则判定为所述程序数据在所述第二主存储部分；若否，则判定为所述程序数据不在所述第二主存储部分。优选地，所述第二辅助存储器具有对应的有效寄存器和地址范围寄存器，所述地址范围寄存器存储有所述第一辅助存储部分的地址信息，所述有效寄存器具有有效位；所述第一辅助存储部分的地址信息与第二辅助存储部分的地址信息互相对应，所述判断程序数据是否在所述第二辅助存储部分的步骤包括：判断所述程序数据相应的地址信息是否在所述第一辅助存储部分的地址信息的范围内，并且所述有效寄存器的有效位是否置为有效；若是，则判定为所述程序数据在所述第二辅助存储部分；若否，则判定为所述程序数据不在所述第二辅助存储部分。优选地，所述的方法还包括：若所述程序数据不在所述第二辅助存储部分，则确定所述程序数据对应的地址信息所在的所述第一辅助存储部分；读取所述第一辅助存储部分的全部程序数据并保存至所述第二辅助存储部分；将所述第二辅助存储部分对应的有效寄存器的有效位置为有效；将所述第二辅助存储部分对应的地址范围寄存器更新为所述第一辅助存储部分对应的地址信息。优选地，所述的方法还包括：当所述第一主存储部分的程序数据被修改时，将所述第一主存储部分中被修改的程序数据读取到所述第二主存储部分。优选地，所述非易失性存储器为闪存芯片，所述易失性存储器静态随机存储器。本专利技术实施例还公开了一种微控制单元MCU的数据分级处理系统，所述MCU与易失性存储器和非易失性存储器互连，所述非易失性存储器包括第一主存储部分和第一辅助存储部分，所述易失性存储器包括与第一主存储部分对应的第二主存储部分，以及包括与第一辅助存储部分对应的第二辅助存储部分；所述的系统包括：主存储比较模块，用于在所述MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分；若所述程序数据在所述第二主存储部分，则调用主存储读取模块，若所述程序数据不在所述第二主存储部分，则调用主存储读取模块；主存储读取模块，用于从所述第二主存储部分读取所述程序数据；辅助存储比较模块，用于判断所述程序数据是否在所述第二辅助存储部分；若所述程序数据在所述第二辅助存储部分，则调用辅助存储读取模块；辅助存储读取模块，用于从所述第二辅助存储部分读取所述程序数据。优选地，所述的装置还包括：上电复位模块，用于在所述MCU上电复位时，读取所述第一主存储部分的程序数据并保存到所述第二主存储部分。优选地，所述程序数据具有相应的地址信息，所述第一主存储部分的地址信息与第二主存储部分的地址信息互相对应，所述主存储比较模块包括：主存储判断子模块，用于判断所述程序数据相应的地址信息是否在所述第一主存储部分的地址信息的范围内；若是，则调用第一主存储判定子模块，若否，则调用第二主存储判定子模块；第一主存储判定子模块，用于判定为所述程序数据在所述第二主存储部分；第二主存储判定子模块，用于判定为所述程序数据不在所述第二主存储部分。优选地，所述第二辅助存储器具有对应的有效寄存器和地址范围寄存器，所述地址范围寄存器存储有所述第一辅助存储部分的地址信息，所述有效寄存器具有有效位；所述第一辅助存储部分的地址信息与第二辅助存储部分的地址信息互相对应，所述辅助存储比较模块包括：辅助存储判断子模块，用于判断所述程序数据相应的地址信息是否在所述第一辅助存储部分的地址信息的范围内，并且所述有效寄存器的有效位是否置为有效；若是，则调用第一辅助存储判定子模块，若否，则调用第二辅助存储判定子模块；第一辅助存储判定子模块，用于判定为所述程序数据在所述第二辅助存储部分；第二辅助存储判定子模块，用于判定为所述程序数据不在所述第二辅助存储部分。优选地，所述的装置还包括：辅助存储确定模块，用于在所本文档来自技高网...

【技术保护点】
一种微控制单元MCU的数据分级处理方法，其特征在于，所述MCU与易失性存储器和非易失性存储器互连，所述非易失性存储器包括第一主存储部分和第一辅助存储部分，所述易失性存储器包括与第一主存储部分对应的第二主存储部分，以及包括与第一辅助存储部分对应的第二辅助存储部分；所述的方法包括：在所述MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分；若所述程序数据在所述第二主存储部分，则从所述第二主存储部分读取所述程序数据；若所述程序数据不在所述第二主存储部分，则判断所述程序数据是否在所述第二辅助存储部分；若所述程序数据在所述第二辅助存储部分，则从所述第二辅助存储部分读取所述程序数据。

【技术特征摘要】
1.一种微控制单元MCU的数据分级处理方法，其特征在于，所述MCU与易失性存储器和非易失性存储器互连，所述非易失性存储器包括第一主存储部分和第一辅助存储部分，所述易失性存储器包括与第一主存储部分对应的第二主存储部分，以及包括与第一辅助存储部分对应的第二辅助存储部分；所述的方法包括：在所述MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分；若所述程序数据在所述第二主存储部分，则从所述第二主存储部分读取所述程序数据；若所述程序数据不在所述第二主存储部分，则判断所述程序数据是否在所述第二辅助存储部分；若所述程序数据在所述第二辅助存储部分，则从所述第二辅助存储部分读取所述程序数据；其中，所述第二辅助存储器具有对应的有效寄存器和地址范围寄存器，所述地址范围寄存器存储有所述第一辅助存储部分的地址信息，所述有效寄存器具有有效位；所述第一辅助存储部分的地址信息与第二辅助存储部分的地址信息互相对应，所述判断程序数据是否在所述第二辅助存储部分的步骤包括：判断所述程序数据相应的地址信息是否在所述第一辅助存储部分的地址信息的范围内，并且所述有效寄存器的有效位是否置为有效；若是，则判定为所述程序数据在所述第二辅助存储部分；若否，则判定为所述程序数据不在所述第二辅助存储部分；其中，所述第二主存储部分1比1存储所述第一主存储部分中相应范围里的程序数据，所述第二辅助存储部分存储闪存芯片中所述第一辅助存储部分的一小块内容。2.根据权利要求1所述的方法，其特征在于，在所述在MCU运行过程中，当需要从所述非易失性存储器中读取的程序数据时，判断所述程序数据是否在所述第二主存储部分的步骤之前，还包括：当所述MCU上电复位时，读取所述第一主存储部分的程序数据并保存到所述第二主存储部分。3.根据权利要求1或2所述的方法，其特征在于，所述程序数据具有相应的地址信息，所述第一主存储部分的地址信息与第二主存储部分的地址信息互相对应，所述判断程序数据是否在所述第二主存储部分的步骤包括：判断所述程序数据相应的地址信息是否在所述第一主存储部分的地址信息的范围内；若是，则判定为所述程序数据在所述第二主存储部分；若否，则判定为所述程序数据不在所述第二主存储部分。4.根据权利要求1所述的方法，其特征在于，还包括：若所述程序数据不在所述第二辅助存储部分，则确定所述程序数据对应的地址信息所在的所述第一辅助存储部分；读取所述第一辅助存储部分的全部程序数据并保存至所述第二辅助存储部分；将所述第二辅助存储部分对应的有效寄存器的有效位置为有效；将所述第二辅助存储部分对应的地址范围寄存器更新为所述第一辅助存储部分对应的地址信息。5.根据权利要求1所述的方法，其特征在于，还包括：当所述第一主存储部分的程序数据被修改时，将所述第一主存储部分中被修改的程序数据读取到所述第二主存储部分。6.根据权利要求1所述的方法，其特征在于，所述非易失性存储器为闪存芯片，所述易失性存储器静态随机存储器。7.一种微控制单元MCU的数据分级处理系统，其特征在于，所述MCU与易失性存储器和非易失性存储器互连，所述非易失性存储器...

【专利技术属性】
技术研发人员：王南飞，李宝魁，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京;11