一种适用于SRAM型FPGA的LVDS接收器制造技术

本发明专利技术提供一种适用于SRAM型FPGA的LVDS接收器，该接收器由差分输入级、差分辅助级、差分增益级与输出缓冲级组成。差分输入级将输入差分电压信号转换为差分输入电流信号，差分输出级输出与差分输入级的输入信号同相和反相电压信号，差分辅助级接收反相输出信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并放大，然后通过输出缓冲级输出，差分辅助级、差分增益级与输出缓冲级组成反馈回路，当差分输入电压极性改变时，利用反馈作用加快接收器的状态切换，使接收器具有更高的工作速度。此外，由于使用了自偏置结构，本发明专利技术不需要额外的偏置电路，减少了电路成本。

【技术实现步骤摘要】
一种适用于SRAM型FPGA的LVDS接收器
本专利技术涉及一种适用于SRAM型FPGA的LVDS接收器，属于集成电路

技术介绍
现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。随着加工工艺的进步，集成电路的密度、性能不断提高，系统对FPGA的接口支持的协议种类和速度都提出了更高的要求。因此，需要对传统的LVDS接收器的电路结构进行改进，使LVDS接收器具有更高的工作速度。另一方面，传统的LVDS接收器通常需要使用偏置电路，这在模拟或数模混合集成电路设计环境中没有任何问题，但在FPGA这样纯数字的设计环境下会增加系统的整体成本，需要进行优化设计。
技术实现思路
本专利技术解决的技术问题为：克服现有技术的不足，提供一种适用于SRAM型FPGA的LVDS接收器，利用差分辅助级的反馈作用加快接收器的状态切换，使LVDS接收器具有更高的工作速度。本专利技术解决的技术方案为：一种适用于SRAM型FPGA的LVDS接收器，该LVDS接收器包括差分输入级、差分辅助级、差分增益级和输出缓冲级，差分辅助级、差分增益级和输出缓冲级组成反馈回路；差分输入级将输入差分电压信号转换为差分输入电流信号，输出缓冲级具有同时提供与差分输入级的输入信号同相和反相电压信号的功能，差分辅助级接收与差分输入级的输入信号反相的电压信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并进行放大，然后通过输出缓冲级输出；当差分输入电压极性不变时，差分输入电流信号与差分辅助电路信号反相，减小差分增益级输出电压信号摆幅，当差分输入电压极性改变时，由于差分辅助级、差分增益级和输出缓冲级组成的反馈回路迟滞效应，差分输入电流信号与差分辅助电流信号同相，增加输出电压电平，加快输出电压极性转换，差分辅助电流信号的偏置小于差分输入电流信号的偏置。所述差分输入级和差分辅助级使用差分对将输入差分电压信号转换为电流信号，所述差分辅助级差分对的偏置电流小于差分输入级差分对的偏置电流。作为优选方案，所述差分辅助级的偏置电流与差分输入级的偏置电流的比例为4:5。所述差分辅助级电路包括PMOS管MP3、PMOS管MP4a、PMOS管MP4b，NMOS管MN4a、NMOS管MN4b、NMOS管MN3，所述PMOS管MP3由完全相同的两个PMOS管组成，NMOS管MN3由完全相同的两个NMOS管组成，PMOS管MP4a和PMOS管MP4b组成PMOS辅助差分对，NMOS管MN4a和NMOS管MN4b组成NMOS辅助差分对，PMOS管MP3的源级连接至电源VDD，PMOS管MP3的漏极连接至PMOS管MP4a和PMOS管MP4b的源极，PMOS管MP3的栅级连接至PMOS参考电压，NMOS管MN3的源级连接至地GND，NMOS管MN3的漏极连接至NMOS管MN4a和NMOS管MN4b的源极，NMOS管MN3的栅级连接至NMOS参考电压，PMOS管MP3与NMOS管MN3作为尾电流源，分别为PMOS辅助差分对和NMOS辅助差分对提供偏置电流，PMOS管MP4a的栅级连接至NMOS管MN4a的栅极，作为差分辅助级的输入接收来自输出缓冲级的电压信号VO，PMOS管MP4b的栅级连接至NMOS管MN4b的栅极，同时接收来自输出缓冲级的电压信号VON，PMOS管MP4a、PMOS管MP4b、NMOS管MN4a、NMOS管MN4b的漏级作为差分辅助级电路的输出与差分输入的输出并联连接输入到差分增益级。所述差分辅助级电路还包括PMOS管MP5、PMOS管MP6和NMOS管MN5、NMOS管MN6，所述PMOS参考电压由PMOS管MP5提供，所述NMOS参考电压由NMOS管MN5提供，PMOS管MP5的源极连接至电源VDD,PMOS管MP5的栅极与PMOS管MP5的漏极连接在一起，同时连接PMOS管MP3的栅极、NMOS管MN6的漏极，NMOS管MN5的源极连接至地GND，NMOS管MN5的栅极与NMOS管MN5的漏极连接在一起，同时连接NMOS管MN3的栅极、PMOS管MP6的漏极，PMOS管MP6的源极连接至电源VDD，NMOS管MN6的源极连接至地GND，PMOS管MP6的栅极与NMOS管MN6的栅极共同连接至偏置电压，所述偏置电压由差分增益级提供。所述差分增益级包括PMOS管MP7a、PMOS管MP7b、PMOS管MP8a、PMOS管MP8b、NMOS管MN7a、NMOS管MN7b、NMOS管MN8a、NMOS管MN8b，PMOS管MP7a和PMOS管MP7b的源极均连接电源VDD，NMOS管MP7a和NMOS管MP7b的源极均连接电源GND，PMOS管MP7a、PMOS管MP7b、PMOS管MP8a、PMOS管MP8b、NMOS管MN7a、NMOS管MN7b、NMOS管MN8a、NMOS管MN8b的栅级共同连接于结点PB，PMOS管MP7a的漏极与PMOS管MP8a的源极连接于结点P1、PMOS管MP7b的漏极与PMOS管MP8b的源极连接于结点P3、NMOS管MN8a的源极与NMOS管MN7a的漏极连接于结点P3、NMOS管MN8b的源极与NMOS管MN7b的漏极连接于结点P4,P1、P2、P3、P4结点为差分增益级的输入端，接收差分输入级和差分反馈级的信号输入，PMOS管MP8a的漏极与NMOS管MN8a的漏极共同连接于结点PB，PMOS管MP8b的漏极与NMOS管MN8b的漏极共同连接于结点PO，作为差分增益级的输出，输出至输出缓冲级。所述结点PB拆分为两个结点PBP与PBN，所有与原结点PB连接的PMOS管的栅极定义为结点PBP，所有与原结点PB连接的NMOS管的栅极定义为结点PBN，当结点PBP连接电源VDD、结点PBN连接地GND时，禁用接收器，当结点PBP与结点PBN连接在一起时，使能接收器。本专利技术与现有技术相比的有益效果在于：(1)本专利技术LVDS接收器使用差分辅助级、差分增益级和输出缓冲级组成反馈环路，使用反馈加快接收器的状态切换，使LVDS接收器具有更高的工作速度。(2)本专利技术LVDS接收器使用自偏置结构，使用差分增益级提供的偏置电压同时对差分输入级和差分辅助级进行偏置，不需要任何形式的额外的偏置电路，节约了电路面积，降低了实现LVDS接收器的整体成本。(3)本专利技术LVDS接收器中差分辅助级电路还包括参考电压辅助电路，该参考电压辅助电路为差分辅助级提供可控的PMOS参考电压和NMOS参考电压，可通过调节参考电压辅助电路中的PMOS管MP5、PMOS管MP6和NMOS管MN5、NMOS管MN6的栅宽调节差分辅助级的偏置电流与差分输入级的偏置电流的比例，使接收器的状态切换速度最佳。(4)本专利技术LVDS接收器可以非常方便的进行使能控制。被禁用时，本专利技术LVDS接收器处于零电流状态。附图说明图1为本专利技术的LVDS本文档来自技高网...

【技术保护点】
一种适用于SRAM型FPGA的LVDS接收器，其特征在于包括差分输入级、差分辅助级、差分增益级和输出缓冲级，差分辅助级、差分增益级和输出缓冲级组成反馈回路；差分输入级将输入差分电压信号转换为差分输入电流信号，输出缓冲级具有同时提供与差分输入级的输入信号同相和反相电压信号的功能，差分辅助级接收与差分输入级的输入信号反相的电压信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并进行放大，然后通过输出缓冲级输出；当差分输入电压极性不变时，差分输入电流信号与差分辅助电路信号反相，减小差分增益级输出电压信号摆幅，当差分输入电压极性改变时，由于差分辅助级、差分增益级和输出缓冲级组成的反馈回路迟滞效应，差分输入电流信号与差分辅助电流信号同相，增加输出电压电平，加快输出电压极性转换，差分辅助电流信号的偏置小于差分输入电流信号的偏置。

【技术特征摘要】
1.一种适用于SRAM型FPGA的LVDS接收器，其特征在于包括差分输入级、差分辅助级、差分增益级和输出缓冲级，差分辅助级、差分增益级和输出缓冲级组成反馈回路；差分输入级将输入差分电压信号转换为差分输入电流信号，输出缓冲级具有同时提供与差分输入级的输入差分电压信号同相和反相电压信号的功能，差分辅助级接收与差分输入级的输入差分电压信号反相的电压信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并进行放大，然后通过输出缓冲级输出；当差分输入电压极性不变时，差分输入电流信号与差分辅助电路信号反相，减小差分增益级输出电压信号摆幅，当差分输入电压极性改变时，由于差分辅助级、差分增益级和输出缓冲级组成的反馈回路迟滞效应，差分输入电流信号与差分辅助电流信号同相，增加输出电压电平，加快输出电压极性转换，差分辅助电流信号的偏置小于差分输入电流信号的偏置。2.根据权利要求1所述的一种适用于SRAM型FPGA的LVDS接收器，其特征在于所述差分输入级和差分辅助级使用差分对将输入差分电压信号转换为电流信号，所述差分辅助级差分对的偏置电流小于差分输入级差分对的偏置电流。3.根据权利要求2所述的一种适用于SRAM型FPGA的LVDS接收器，其特征在于所述差分辅助级的偏置电流与差分输入级的偏置电流的比例为4:5。4.根据权利要求2所述的一种适用于SRAM型FPGA的LVDS接收器，其特征在于所述差分辅助级电路包括PMOS管MP3、PMOS管MP4a、PMOS管MP4b，NMOS管MN4a、NMOS管MN4b、NMOS管MN3，所述PMOS管MP3由完全相同的两个PMOS管组成，NMOS管MN3由完全相同的两个NMOS管组成，PMOS管MP4a和PMOS管MP4b组成PMOS辅助差分对，NMOS管MN4a和NMOS管MN4b组成NMOS辅助差分对，PMOS管MP3的源级连接至电源VDD，PMOS管MP3的漏极连接至PMOS管MP4a和PMOS管MP4b的源极，PMOS管MP3的栅级连接至PMOS参考电压，NMOS管MN3的源级连接至地GND，NMOS管MN3的漏极连接至NMOS管MN4a和NMOS管MN4b的源极，NMOS管MN3的栅级连接至NMOS参考电压，PMOS管MP3与NMOS管MN3作为尾电流源，分别为PMOS辅助差分对和NMOS辅助差分对提供偏置电流，PMOS管MP4a的栅级连接至NMOS管MN4a的栅极，作为差分辅助级的输入接收来自输出缓冲级的电压信号VO，PMOS管MP4b的栅级连接至NMOS管MN4b的栅极，同时接收来自输出缓冲级的电压信号VON，PMOS管MP4a、PMOS管MP4b、NMOS管M...

【专利技术属性】
技术研发人员：李智，赵元富，陈雷，李学武，张彦龙，孙华波，张健，林美东，付勇，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11