一种高速转换的逐次逼近ADC电路制造技术

本发明专利技术公开了一种高速转换的逐次逼近ADC电路，包括：第一电容转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、差分信号输入端、第一自举开关和第二自举开关。通过实施本发明专利技术通过5位的小电容阵列量化来绝对10位DAC电容阵列中的高5位，可以保障低功耗相对较低的基础上，提高逐次逼近ADC的转换速度。

【技术实现步骤摘要】

本专利技术涉及集成电路
，具体涉及一种高速转换的逐次逼近ADC电路。
技术介绍
数据转换器是连接模拟世界和数字世界的桥梁，其广泛应用于电子系统中，比如无线接收机，移动电话，健康医疗电子器件，数字图像处理系统等。大多数这些应用都需要高速低功耗的数据转换器，虽然流水线ADC可以达到很高速度，但是通常功耗较大；传统的逐次逼近寄存器型(SAR)模拟数字转换器(ADC)功耗相对较低，但随着分辨率的提高，转换速度受到限制。随着CMOS工艺的不断发展，逐次逼近ADC由于大量采用数字电路，功耗可以达到很低，从而再次受到青睐。传统的逐次逼近ADC速度受到限制的原因主要有三个：电容性DAC的数模转换器(DAC)建立时间，比较器判决时间以及数字逻辑电路的延迟时间。多通道逐次逼近ADC技术可以达到很高的采样速度，功耗也相对较低，但是通道间失配的消除可能导致数字电路较为复杂，无法提高比较器判决时间，达到较高转换速率。
技术实现思路
本专利技术基于终端电容复用，采用小电容粗量化来决定高位电容权值的逐次逼近ADC，达到高速采样的同时，电路的功耗相对较低。本专利技术提供了一种高速转换的逐次逼近ADC电路，包括：第一电容转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、差分信号输入端、第一自举开关和第二自举开关，其中：所述差分信号输入端并行接入到第一自举开关和自举开关上，并基于SAR控制逻辑控制第一自举开关和第二自举开关的开关，完成输入差分信号采样；所述第一电容转换阵列和所述第二电容转换阵列包括多个电容，所述多个电容的上极板连接在一起，下极板各自通过一个多路模拟选择开关可连接到多个输入端，所述第一电容转换阵列与第二电容转换阵列具有不同位分辨率；所述第一电容转换阵列的上级板与第一自举开关连接，并接入到第一比较器；所述第二电容转换阵列的上级板与第二自举开关连接，并接入到第二比较器；所述第一比较器与第二比较器将各自接入的电容转换阵列上的两端电压大小进行比较，并将比较结果输出至SAR控制逻辑，并受控SAR控制逻辑完成不同位分辨率的转换；SAR控制逻辑用于控制着所述第一电容转换阵列和所述第二电容转换阵列中的多路选择开关和所述差分信号输入端连接着的自举开关的开关，完成输入信号采样，并根据所述第一比较器与第二比较器的输出结果，逐次完成模拟信号到数字信号的转换，输出数字码，并控制着不同位分辨率的转换。所述第一电容转换阵列为5位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列；第二电容转换阵列为10位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列。所述第一电容转换阵列中的电容比值为4:2:1:1；所述第二电容转换阵列中的电容比值为128:64:32:16:8:4:2:1:1。所述第一比较器为低功耗比较器。所述第二比较器为低噪声比较器。所述多个输入端包括ADC基准参考电压、共模电压以及参考地。所述共模电压为基准参考电压的一半。本专利技术实施通过对单通的逐次逼近ADC结构进行改进，如：改进DAC结构，提高DAC建立速度；重新设计快速的比较器，提高比较器判决时间；优化数字逻辑电路，减小逻辑延迟等，也可以使逐次逼近ADC在中等分辨率(10位)，达到较高转换速率(百兆赫兹以上)。以及通过5位的小电容阵列量化来绝对10位DAC电容阵列中的高5位，可以保障低功耗相对较低的基础上，提高逐次逼近ADC的转换速度。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1是本专利技术实施例中的高速转换的逐次逼近ADC电路原理图；图2是本专利技术实施例中的高速转换的逐次逼近ADC电路结构图；图3是本专利技术实施例中的10位逐次逼近ADC的工作时序图；图4是本专利技术实施例中的SAR逻辑寄存器组的粗量化阶段图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。相应的，图1示出了本专利技术实施例中的高速转换的逐次逼近ADC电路原理图，该电路包括：第一电容转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、差分信号输入端、第一自举开关和第二自举开关，其中：该差分信号输入端并行接入到第一自举开关和自举开关上，并基于SAR控制逻辑控制第一自举开关和第二自举开关的开关，完成输入差分信号采样；该第一电容转换阵列和所述第二电容转换阵列包括多个电容，该多个电容的上极板连接在一起，下极板各自通过一个多路模拟选择开关可连接到多个输入端，该第一电容转换阵列与第二电容转换阵列具有不同位分辨率；该第一电容转换阵列的上级板与第一自举开关连接，并接入到第一比较器；该第二电容转换阵列的上级板与第二自举开关连接，并接入到第二比较器；该第一比较器与第二比较器将各自接入的电容转换阵列上的两端电压大小进行比较，并将比较结果输出至SAR控制逻辑，并受控SAR控制逻辑完成不同位分辨率的转换；该SAR控制逻辑用于控制着第一电容转换阵列和第二电容转换阵列中的多路选择开关和差分信号输入端连接着的自举开关的开关，完成输入信号采样，并根据第一比较器与第二比较器的输出结果，逐次完成模拟信号到数字信号的转换，输出数字码，并控制着不同位分辨率的转换。具体实施过程中，第一电容转换阵列为5位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列；第二电容转换阵列为10位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列。该第一电容转换阵列中的电容比值为4:2:1:1；第二电容转换阵列中的电容比值为128:64:32:16:8:4:2:1:1。具体实施过程中，第一比较器采用低功耗比较器，第二比较器采用低噪声比较器。具体实施过程中，多个输入端包括ADC基准参考电压、共模电压以及参考地，该共模电压为基准参考电压的一半。具体的，图2示出了本专利技术实施例中的高速转换的逐次逼近A本文档来自技高网...

【技术保护点】
一种高速转换的逐次逼近ADC电路，其特征在于，包括：第一电容转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、差分信号输入端、第一自举开关和第二自举开关，其中：所述差分信号输入端并行接入到第一自举开关和自举开关上，并基于SAR控制逻辑控制第一自举开关和第二自举开关的开关，完成输入差分信号采样；所述第一电容转换阵列和所述第二电容转换阵列包括多个电容，所述多个电容的上极板连接在一起，下极板各自通过一个多路模拟选择开关可连接到多个输入端，所述第一电容转换阵列与第二电容转换阵列具有不同位分辨率；所述第一电容转换阵列的上级板与第一自举开关连接，并接入到第一比较器；所述第二电容转换阵列的上级板与第二自举开关连接，并接入到第二比较器；所述第一比较器与第二比较器将各自接入的电容转换阵列上的两端电压大小进行比较，并将比较结果输出至SAR控制逻辑，并受控SAR控制逻辑完成不同位分辨率的转换；SAR控制逻辑用于控制着所述第一电容转换阵列和所述第二电容转换阵列中的多路选择开关和所述差分信号输入端连接着的自举开关的开关，完成输入信号采样，并根据所述第一比较器与第二比较器的输出结果，逐次完成模拟信号到数字信号的转换，输出数字码，并控制着不同位分辨率的转换。...

【技术特征摘要】
1.一种高速转换的逐次逼近ADC电路，其特征在于，包括：第一电容
转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、
差分信号输入端、第一自举开关和第二自举开关，其中：
所述差分信号输入端并行接入到第一自举开关和自举开关上，并基于
SAR控制逻辑控制第一自举开关和第二自举开关的开关，完成输入差分信
号采样；
所述第一电容转换阵列和所述第二电容转换阵列包括多个电容，所述
多个电容的上极板连接在一起，下极板各自通过一个多路模拟选择开关可
连接到多个输入端，所述第一电容转换阵列与第二电容转换阵列具有不同
位分辨率；
所述第一电容转换阵列的上级板与第一自举开关连接，并接入到第一
比较器；
所述第二电容转换阵列的上级板与第二自举开关连接，并接入到第二
比较器；
所述第一比较器与第二比较器将各自接入的电容转换阵列上的两端电
压大小进行比较，并将比较结果输出至SAR控制逻辑，并受控SAR控制逻辑
完成不同位分辨率的转换；
SAR控制逻辑用于控制着所述第一电容转换阵列和所述第二电容转换
阵列中的多路选择开关和所述差分信号输入端连接着的自举开关的开关，
完成输入信号采样，并根据所述...

【专利技术属性】
技术研发人员：包应江，
申请(专利权)人：武汉众为信息技术有限公司，
类型：发明
国别省市：湖北;42