集成电路的时序分析方法及集成电路的时序分析装置制造方法及图纸

本发明专利技术提出一种集成电路的时序分析方法及集成电路的时序分析装置，该时序分析方法用于分析至少部份电路区块非使用标准组件的集成电路，其包含：读取集成电路的网表，网表中包含集成电路的频率信号的测量起点以及测量端点，测量起点与测量端点之间包含有信号路径，并且测量起点与测量端点之间分别包含有传输线或至少一个电路区块；分析信号路径，以阻抗性负载的方式将部分电路区块记录于集成电路的简化网表；以及依据集成电路的简化网表，计算频率信号通过信号路径的频率延迟。

【技术实现步骤摘要】
集成电路的时序分析方法及集成电路的时序分析装置
本专利技术有关集成电路的时序分析方法，尤指一种能够简化分析及提升精确性的时序分析方法。
技术介绍
随者半导体制造技术的进步，电路组件的尺寸不断地缩小，电路组件运行的速度也能够不断地提升。然而，对于电路设计者而言，也带来更多的挑战。许多半导体代工业者或是软件业者会将某些较常用的电路组件制作成标准组件库(standardcelllibrary)，并且提供这些标准组件的特性。因此，电路设计者使用这些标准组件时，能够准确地预估电路组件的电气特性以及电路组件所处理的信号的时序关系，而能设计出所需的集成电路产品。对于模拟电路或者混合信号电路而言，由于其中的至少部分电路区块并非采用标准组件的方式实施，而是由电路设计者因应各种需求所设计。因此，当电路设计者欲分析这些模拟电路或者混合信号电路的时序关系时，通常需要将整个电路进行仿真分析，并且需要广泛地输入不同的频率信号(clocksignal)的样式，才有可能找到影响时序关系的关键样式(killerpattern)，以对这些电路进行修改。然而，这种时序分析方式不但复杂且耗时，且若未找到频率信号的关键样式进行仿真，则将来集成电路产品很可能无法发现时序上的错误而造成无法正常运作。此外，由于对整个电路进行计算机仿真分析的方式太耗时，也有的电路设计者采用人工的方式对频率信号的信号路径进行频率分析，以降低时序分析所需时间。然而，以人工的方式进行时序分析可能因为疏忽而遗漏了某些信号路径或者造成误判，使得人工方式所进行的时序分析常常更为不准确。此外，模拟电路或者混合信号电路中的电路区块常都是电路设计者因应各种需求所设计，即便对某个电路区块进行如同标准组件般的特性分析，该电路区块也不一定会应用于其它集成电路产品中。因此，对于模拟电路或者混合信号电路而言，目前以传统计算机仿真方式及人工方式皆无法准确且有效率地进行时序分析，而需要一种能够有效提升时序分析的准确性并能降低所需的时间的方法。
技术实现思路
有鉴于此，如何解决上述相关领域中集成电路时序分析的准确性及效率的问题，实为业界有待解决的问题。本说明书提供一种集成电路的时序分析方法的实施例，用于分析一集成电路，该集成电路的至少部份电路区块非使用标准组件，其包含：读取该集成电路的一网表，该网表中包含该集成电路的一频率信号的一测量起点以及N个测量端点，该测量起点与该N个测量端点之间分别包含有一信号路径，而共包含有N个信号路径，并且该测量起点与该N个测量端点之间分别包含有一传输线或至少一个电路区块；分析该N个信号路径，以产生该集成电路的一简化网表；其中若一第一电路区块用于接收该频率信号的一输入端点及用于输出该频率信号的一输出端点皆耦接于该N个信号路径的一第一信号路径时，于该简化网表中记录该第一电路区块，以计算该第一信号路径的一频率延迟；若该第一电路区块的该输入端点耦接于该第一信号路径而该输出端点未耦接于该第一信号路径时，于该简化网表中以一阻抗性负载记录该第一电路区块，以计算该第一信号路径的该频率延迟；以及依据该集成电路的该简化网表，计算该频率信号分别通过该N个信号路径的N个频率延迟。本说明书另提供一种计算机程序产品的实施例，储存在一集成电路时序分析装置的一非易失性储存装置中，该集成电路时序分析装置的一控制电路执行该计算机程序产品以分析一集成电路，该集成电路的至少部份电路区块非使用标准组件，该计算机程序产品包含：一网表读取模块，设置成读取该集成电路的一网表；其中该网表中包含该集成电路的一频率信号的一测量起点以及N个测量端点，该测量起点与该N个测量端点之间分别包含有一信号路径，而共包含有N个信号路径，并且该测量起点与该N个测量端点之间分别包含有一传输线或至少一个电路区块；一信号路径分析模块，设置成分析该N个信号路径，以产生该集成电路的一简化网表；其中若一第一电路区块用于接收该频率信号的一输入端点及用于输出该频率信号的一输出端点皆耦接于该N个信号路径的一第一信号路径时，该信号路径分析模块于该简化网表中记录该第一电路区块，以计算该第一信号路径的一频率延迟；若该第一电路区块的该输入端点耦接于该第一信号路径而该输出端点未耦接于该第一信号路径时，该信号路径分析模块于该简化网表中以一阻抗性负载记录该第一电路区块，以计算该第一信号路径的该频率延迟；以及一频率延迟计算模块，设置成依据该集成电路的该简化网表，计算该频率信号分别通过该N个信号路径的N个频率延迟。上述实施例的优点之一，是模拟电路或者混合信号电路的时序分析不但能够简化，并且能够兼具其准确性。上述实施例的另一优点，是时序分析所需的分析时间能够大幅地降低，而提升时序分析的效率。本专利技术的其它优点将通过以下的说明和附图进行更详细的解说。附图说明图1为本专利技术一实施例的集成电路时序分析装置简化后的功能方块图。图2为本专利技术一实施例的集成电路简化后的功能方块图。图3为本专利技术一实施例的集成电路时序分析方法简化后的流程图。具体实施方式以下将配合相关附图来说明本专利技术的实施例。在附图中，相同的标号表示相同或类似的组件或方法流程。图1为本专利技术一实施例的集成电路时序分析装置100简化后的功能方块图。集成电路时序分析装置100包含有控制电路120及储存装置140，集成电路时序分析装置100可以采用计算机或其它合适的计算装置等方式实施，控制电路120可以采用中央处理器、信号处理器或其它定制化设计的电路等方式实施，储存装置140可以采用闪存、硬盘等非易失性的储存装置等方式实施。为了使图面简洁而易于说明，集成电路时序分析装置100的其它组件及连接关系并未示出于图1，例如，随机存取存储器及输入输出电路等。在本实施例中，控制电路120通过执行储存于储存装置140的计算机程序产品150，以对待测集成电路进行集成电路时序分析。待测集成电路的至少部份电路区块非使用标准组件实施，例如，待测的集成电路可以是模拟电路或混合信号电路(mixedsignalcircuit)。计算机程序产品150包含有网表读取模块151、信号路径分析模块153及频率延迟计算模块155。网表读取模块151，设置成读取待测集成电路的网表(netlist)。网表可储存于储存装置140或其它储存装置，其用于记录待测集成电路的真实电路结构，使电路设计者能够进行分析与模拟。信号路径分析模块153，设置成依据待测集成电路的网表而分析待测集成电路的信号路径，并产生待测集成电路的简化网表。频率延迟计算模块155，设置成依据待测集成电路的简化网表，计算各个信号路径的频率延迟(clockdelay)或相关的参数。为了使图面简洁而易于说明，计算机程序产品150的其它模块并未示出于图1。图2为本专利技术一实施例的集成电路200简化后的功能方块图，图3为本专利技术一实施例的集成电路时序分析方法简化后的流程图。以下将以图1及2，进一步说明图3的集成电路时序分析方法。在图2的实施例中，集成电路200的至少部分电路非采用标准组件(standardcell)方式实施。集成电路200包含有频率信号(clocksignal)的测量起点201，以及N个频率信号的测量端点203(1)、203(2)、203(3)…203(N)，其中N为正整数。测量起点201与每个测量端点203本文档来自技高网...

【技术保护点】
一种集成电路的时序分析方法，用于分析一集成电路，该集成电路的至少部份电路区块非使用标准组件，其包含：读取该集成电路的一网表，该网表中包含该集成电路的一频率信号的一测量起点以及N个测量端点，该测量起点与该N个测量端点之间分别包含有一信号路径，而共包含有N个信号路径，并且该测量起点与该N个测量端点之间分别包含有一传输线或至少一个电路区块；分析该N个信号路径，以产生该集成电路的一简化网表；其中若一第一电路区块用于接收该频率信号的一输入端点及用于输出该频率信号的一输出端点皆耦接于该N个信号路径的一第一信号路径时，于该简化网表中记录该第一电路区块，以计算该第一信号路径的一频率延迟；若该第一电路区块的该输入端点耦接于该第一信号路径而该输出端点未耦接于该第一信号路径时，于该简化网表中以一阻抗性负载记录该第一电路区块，以计算该第一信号路径的该频率延迟；以及依据该集成电路的该简化网表，计算该频率信号分别通过该N个信号路径的N个频率延迟。

【技术特征摘要】
1.一种集成电路的时序分析方法，用于分析一集成电路，该集成电路的至少部份电路区块非使用标准组件，其包含：读取该集成电路的一网表，该网表中包含该集成电路的一频率信号的一测量起点以及N个测量端点，该测量起点与该N个测量端点之间分别包含有一信号路径，一共包含有N个信号路径，并且该测量起点与该N个测量端点之间分别包含有一传输线或至少一个电路区块；分析该N个信号路径，以产生该集成电路的一简化网表；其中若一第一电路区块用于接收该频率信号的一输入端点及用于输出该频率信号的一输出端点皆耦接于该N个信号路径的一第一信号路径时，于该简化网表中记录该第一电路区块，以计算该第一信号路径的一频率延迟；若该第一电路区块的该输入端点耦接于该第一信号路径而该输出端点未耦接于该第一信号路径时，于该简化网表中以一阻抗性负载记录该第一电路区块，以计算该第一信号路径的该频率延迟；以及依据该集成电路的该简化网表，计算该频率信号分别通过该N个信号路径的N个频率延迟。2.根据权利要求1所述的时序分析方法，其中当该第一电路区块的该输入端点及该输出端点皆耦接于该第一信号路径，而于该简化网表中记录该第一电路区块时，另包含：设置该第一电路区块的一个或多个控制端点，使该第一电路区块得以依据该输入端点所接收的该频率信号而于该输出端点产生该频率信号或该频率信号的一反相信号。3.根据权利要求1所述的时序分析方法，其中当该第一电路区块的该输入端点耦接于该第一信号路径而该输出端点未耦接于该第一信号路径时，另包含：将该第一电路区块的一个或多个接电端点分别耦接至一个或多个预设电位，使该第一电路区块于该简化网表中成为该阻抗性负载。4.根据权利要求3所述的时序分析方法，另包含：仅于该简化网表中记录该第一电路区块的该输入端点所耦接的第一个互补式金属氧化物半导体，并将该第一个互补式金属氧化物半导体的一源极及一漏极皆耦接至一第一预设电位。5.根据权利要求1所述的时序分析方法，其中当该第一电路区块的该输入端点及该输出端点皆耦接于该第一信号路径，而于该简化网表中记录该第一电路区块时，另包含：记录该第一电路区块的该输入端点所接收的该频率信号以及该输出端点所产生该频率信号是否反相，以计算该第一信号路径的该频率延迟。6.根据权利要求1所述的时序分析方法，另包含：将该N个信号路径的N个频率延迟的一最大值减去该N个频率延迟的一最小值，以计算该集成电路的一频率偏移。7.一种集成电路时序分析装置，用于分析一集成电路，该集成电路的至少部份电路区块非使用标准组件，该集成电路时序分析装置包含：一网...

【专利技术属性】
技术研发人员：陈英杰，余美俪，王鼎雄，罗幼岚，高淑怡，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71