半导体结构及其制造方法技术

本发明专利技术公开了一种半导体结构及其制造方法。所述半导体结构包括一基板、一叠层、一开口、一氧化层及一导电体。叠层由交替的导电层和绝缘层构成。叠层形成于基板上。开口贯穿叠层。氧化层形成于开口的侧壁上，导电体填充于开口中。导电体与开口的侧壁只由氧化层分离。

【技术实现步骤摘要】

本专利技术是关于一种半导体结构及其制造方法。本专利技术特别是关于一种三维存储器半导体结构及其制造方法。
技术介绍
半导体元件正逐渐地变得更密集且更小。随着这股潮流，三维存储器被发展出来。在典型的三维存储器半导体结构中，用于串行选择结构及接地选择结构的栅极氧化物是氧化物-氮化物-氧化物(ONO)多层结构或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)多层结构，其亦用于存储单元中。因此，在存储单元的写入/擦除期间，也可能会使得用于串行选择结构及接地选择结构的栅极氧化物带有电荷。如此一来，便需要额外的电路来控制用于串行选择结构及接地选择结构的栅极氧化物的写入/擦除。再者，由于ONO多层结构或ONONO多层结构较厚，造成反及(NAND)串行通道的控制多少有点困难。此外，在典型的三维存储器半导体结构中，位线接垫的电阻可能较大。因此，需要对每一层进行离子注入工艺。然而，此一工艺成本昂贵，且工艺窗口狭窄。
技术实现思路
在本专利技术中，提供一种半导体结构及其制造方法，以解决至少一部分上述问题。根据一些实施例，所述半导体结构包括一基板、一叠层、二开口、一氧化层及一导电体。叠层由交替的导电层和绝缘层构成。叠层形成于基板上。二个开口贯穿叠层。氧化层形成于二个开口的多个侧壁上。导电体填充于二个开口中。导电体与二个开口的侧壁只由氧化层所分离。根据一些实施例，所述半导体结构包括一基板、一叠层、一开口、一氧化层及一导电体。叠层由交替的导电层和绝缘层构成。叠层形成于基板上。开口贯穿叠层。氧化层形成于开口的一侧壁上。导电体填充于开口中。导电体与开口的侧壁只由氧化层分离。根据一些实施例，所述半导体结构的制造方法包括下列步骤。首先，形成由交替的导电层和绝缘层构成的一叠层于一基板上。形成多个开口贯穿叠层。形成一氧化层于开口的多个侧壁上。接着，填充一导电体至开口中。导电体与开口的侧壁只由氧化层分离。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1A～图9E绘示根据本专利技术一实施例的半导体结构的制造方法。【符号说明】102：基板104：底层106：导电层108：绝缘层110：叠层110e：延伸部112：隧穿层-捕捉层-势垒层结构114：第一导电层116：开口116s：侧壁118：氧化层120：导电体122：第二导电层124：第一孔洞126：第二孔洞128：字线的位置130：串行选择结构的位置132：接地选择结构的位置134：反转栅极的位置136：位线接垫的位置138：绝缘体140：光刻胶142：字线144：串行选择结构146：接地选择结构148：反转栅极150：位线接垫152：第一开口154：第二开口具体实施方式以下将说明所述半导体结构及其制造方法。为易于解释，以下的实施例将特别以三维NAND存储元件(例如三维NAND垂直栅极存储元件)为例。然而，本专利技术并不受限于此，举例来说，其他半导体元件可具有所述半导体结构。图1A～图9D绘示根据本专利技术一实施例的半导体结构的制造方法。以「A」标示的图为俯视图。以「B」、「C」、「D」标示的图分别为取自俯视图中B-B’线、C-C’线及D-D’线的剖面图。请参照图1A～图1D，提供一基板102，基板102选择性地伴随着形成于其上的层及/或元件。可形成一底层104于基板102上。底层104可由氧化物形成，并在接下来的步骤中作为刻蚀停止层。交替地形成多个导电层106及多个绝缘层108于底层104上。导电层106可由多晶硅形成。绝缘层108可由氧化物形成。导电层106及绝缘层108构成一叠层110。可图案化叠层110，叠层110因此包括一或多个延伸部110e。延伸部110e中的导电层106可作为位线。请参照图2A～图2D，形成一隧穿层-捕捉层-势垒层结构112共形地覆盖叠层110。隧穿层-捕捉层-势垒层结构112可以是一氧化物-氮化物-氧化物(ONO)结构、一氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)结构或一氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(ONONONO)结构。接着，形成一第一导电层114覆盖隧穿层-捕捉层-势垒层结构112。第一导电层114可由重掺杂多晶硅形成，例如由p+掺杂多晶硅形成。可例如通过化学机械抛光(ChemicalMechanicalPlanarization，CMP)选择性地进行一平坦化工艺。请参照图3A～图3D，形成多个开口116。开口116贯穿第一导电层114、隧穿层-捕捉层-势垒层结构112及叠层110。开口116可通过刻蚀工艺形成，其中形成结构的氧化物、氮化物、多晶硅之间不存在刻蚀速率的差异。请参照图4A～图4D，形成一氧化层118于开口116的侧壁116s上。氧化层118可例如通过氧化工艺形成。氧化层118的厚度可以是到例如是接着，填充一导电体120至开口116中。导电体120与开口116的侧壁116s只由氧化层118分离。导电体120可由重掺杂多晶硅形成。导电体120及第一导电层114可依照需求由相同或不同掺杂类型的重掺杂多晶硅形成。举例来说，第一导电层114可由p+掺杂多晶硅形成，导电体120可由n+掺杂多晶硅形成。可选择性地进行用于移除形成导电体120的多余材料的刻蚀工艺及/或用于移除形成氧化层118的多余材料的刻蚀工艺。请参照图5A～图5D，形成一第二导电层122连接导电体120及第一导电层114。第二导电层122可由多晶硅形成。请参照图6A～图6D，形成多个第一孔洞124贯穿第二导电层122及导电体120，并形成多个第二孔洞126贯穿第二导电层122及第一导电层114。如此一来，便由第二孔洞126定义出多个字线的位置128，并由第一孔洞124定义出多个多个串行选择结构的位置130、多个接地选择结构的位置132及多个反转栅极的位置134，另外亦定义出位线接垫的位置136。第一孔洞124及第二孔洞126开口116可通过刻蚀工艺形成。请参照图6B，此一刻蚀工艺可停止于隧穿层-捕捉层-势垒层结构112，或者可贯穿隧穿层-捕捉层-势垒层结构112并止于底层104。由于对准误差，叠层110侧壁上本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一基板；一叠层，由交替的导电层和绝缘层构成，该叠层形成于该基板上；二开口，贯穿该叠层；一氧化层，形成于该二开口的多个侧壁上；以及一导电体，填充于该二开口中，该导电体与该二开口的这些侧壁只由该氧化层分离。

【技术特征摘要】
1.一种半导体结构，包括：
一基板；
一叠层，由交替的导电层和绝缘层构成，该叠层形成于该基板上；
二开口，贯穿该叠层；
一氧化层，形成于该二开口的多个侧壁上；以及
一导电体，填充于该二开口中，该导电体与该二开口的这些侧壁只由
该氧化层分离。
2.根据权利要求1所述的半导体结构，其中该氧化层的厚度是到3.根据权利要求1所述的半导体结构，其中填充于该二开口中的该
导电体作为一串行选择结构或一接地选择结构。
4.一种半导体结构，包括：
一基板；
一叠层，由交替的导电层和绝缘层构成，该叠层形成于该基板上；
一开口，贯穿该叠层；
一氧化层，形成于该开口的一侧壁上；以及
一导电体，填充于该开口中，该导电体与该开口的该侧壁只由该氧化
层分离。
5.根据权利要求4所述的半导体结构，其中该氧化层的厚度是到6.根据权利要求4所述的半导体结构，其中填充于该开口中的该导
电体作为一反转栅极(inversiongate)，施加一电压于该反转栅极后产生一反
转层。

【专利技术属性】
技术研发人员：赖二琨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71