基于弹载应用的程序动态分段加载装置和方法制造方法及图纸

本发明专利技术属于硬件的数据动态分段更新及加载技术领域，公开了一种基于弹载应用的程序动态分段加载装置和方法，装置通过以太网与上位机有线通信或者通过遥测与控制台无线通信，装置包括：DSP芯片、共性支撑模块、至少一个FLASH存储器；其中，DSP芯片上设置有第一SPI接口，第一SPI接口包含有片选信号输出端、时钟信号输出端、第一数据输出端和第一数据输入端；共性支撑模块包含有第一IO端、第二IO端、第三IO端和第四IO端；FLASH存储器上设置有第二SPI接口，第二SPI接口包含有片选信号输入端、时钟信号输入端、第二数据输出端和第二数据输入端，以满足在飞行器不同的阶段，动态分段更新DSP芯片中执行的程序。

【技术实现步骤摘要】
基于弹载应用的程序动态分段加载装置和方法
本专利技术涉及硬件的数据动态分段更新及加载
，尤其涉及一种基于弹载应用的程序动态分段加载装置和方法，适用于各类以共性支撑模块及DSP为主要处理芯片的弹载信号处理机。
技术介绍
随着弹载技术的发展，弹载信号处理机需要满足多种功能，如被动检测，雷达成像、前视单脉冲探测跟踪，目标识别，抗干扰等。这就要求弹载信号处理机在导弹飞行的过程中，在不同的阶段执行不同的程序。DSP(数字信号处理器)凭借其在信号处理方面的优异性能，往往作为弹载计算机的主处理器。传统的做法是在DSP完成上电后，将所有程序一次性加载到DSP芯片里，然后根据惯性器件的测量参数值，决定执行哪一段程序。这样做的弊端是程序的体积过大，而且程序出错的概率也会变大。
技术实现思路
针对上述已有技术的不足，本专利技术的目的在于提出一种基于弹载应用的程序动态分段加载装置和方法，以满足在飞行器不同的阶段，动态分段更新DSP芯片中执行的程序，以及弹载计算机后期系统更新的要求。为达到上述目的，本专利技术的实施例采用如下技术方案予以实现。技术方案一：一种基于弹载应用的程序动态分段加载装置，所述装置与上位机有线通信或者与控制台无线通信，所述装置包括：DSP芯片、共性支撑模块、至少一个FLASH存储器；其中，所述DSP芯片上设置有第一SPI接口，所述第一SPI接口包含有片选信号输出端、时钟信号输出端、第一数据输出端和第一数据输入端；所述共性支撑模块包含有第一IO端、第二IO端、第三IO端和第四IO端；所述FLASH存储器上设置有第二SPI接口，所述第二SPI接口包含有片选信号输入端、时钟信号输入端、第二数据输出端和第二数据输入端；所述片选信号输出端通过所述第一IO端与所述片选信号输入端连接，所述时钟信号输出端通过所述第二IO端与所述时钟信号输入端连接，所述第一数据输出端通过所述第三IO端与所述第二数据输入端连接，所述第一数据输入端通过所述第四IO端与所述第二数据输出端连接。技术方案一的特点和进一步的改进为：(1)所述FLASH存储器中存储有多个分段加载程序，所述共性支撑模块上还设置有GPIO接口，所述GPIO接口用于向所述DSP芯片传送分段加载程序的存储地址信息。(2)所述DSP芯片中存储有程序加载核，所述程序加载核用于将每个分段加载程序加载到所述DSP芯片中。(3)所述DSP芯片的型号为TMS320C6678。(4)所述共性支撑模块采用的芯片型号为A2F500M3G。(5)所述FLASH存储器的型号为N25Q128A11ESE40F。技术方案二：一种基于弹载应用的程序动态分段加载方法，共性支撑模块外挂至少一个FLASH存储器，DSP芯片中存储有程序加载核，所述程序加载核用于将分段加载程序加载到所述DSP芯片中，所述FLASH存储器用于存储多个分段加载程序；所述方法包括如下步骤：步骤1，所述共性支撑模块获取程序加载指令，所述程序加载指令用于指示是否对所述DSP芯片进行分段程序加载，以及所述分段加载程序在FLASH存储器中的存储地址；步骤2，所述共性支撑模块根据所述程序加载指令，从FLASH存储器中获取分段加载程序，并发送给所述DSP芯片；步骤3，所述DSP芯片接收所述分段加载程序，并启动程序加载核，将所述分段加载程序加载到DSP芯片中。技术方案二的特点和进一步的改进为：步骤1中，所述共性支撑模块获取程序加载指令具体为：所述共性支撑模块与上位机有线通信，从所述上位机获取程序加载指令；或者所述共性支撑模块与控制台无线通信，从所述控制台获取程序加载指令。本专利技术的有益效果为：(1)以DSP芯片和共性支撑模块为核心芯片，无需其他的控制芯片，适用于各类以共性支撑模块和DSP芯片为主要处理芯片的弹载计算机系统；(2)本专利技术的加载除选用以太网作为上位机和DSP芯片的数据传输通道外，还通过遥测与控制台进行数据传输，作用距离比传统方法大大提高，可以实现远程动态分段加载；这两路接口在不作为程序加载使用的时候可用于和外部的通信，提高了系统的灵活性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种基于弹载应用的程序动态分段加载装置的结构示意图；图2为本专利技术实施例提供的一种基于弹载应用的程序动态分段加载方法的流程示意图一；图3为本专利技术实施例提供的一种基于弹载应用的程序动态分段固化方法的流程示意图；图4为本专利技术实施例提供的一种基于弹载应用的程序动态分段加载方法的流程示意图二。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供一种基于弹载应用的程序动态分段加载装置，如图1所示，所述装置通过以太网与上位机有线通信或者通过遥测与控制台无线通信，所述装置包括：DSP芯片、共性支撑模块、至少一个FLASH存储器。其中，所述DSP芯片上设置有第一SPI接口，所述第一SPI接口包含有片选信号输出端、时钟信号输出端、第一数据输出端和第一数据输入端；所述共性支撑模块包含有第一IO端、第二IO端、第三IO端和第四IO端；所述FLASH存储器上设置有第二SPI接口，所述第二SPI接口包含有片选信号输入端、时钟信号输入端、第二数据输出端和第二数据输入端；所述片选信号输出端通过所述第一IO端与所述片选信号输入端连接，所述时钟信号输出端通过所述第二IO端与所述时钟信号输入端连接，所述第一数据输出端通过所述第三IO端与所述第二数据输入端连接，所述第一数据输入端通过所述第四IO端与所述第二数据输出端连接。进一步的，所述FLASH存储器中存储有多个分段加载程序，所述共性支撑模块上还设置有GPIO接口，所述GPIO接口用于向所述DSP芯片传送分段加载程序的存储地址信息。所述DSP芯片中存储有程序加载核，所述程序加载核用于将每个分段加载程序加载到所述DSP芯片中。示例性的，所述DSP芯片的型号为TMS320C6678，但不限于该型号。所述共性支撑模块采用的芯片型号为A2F500M3G，但不限于该型号。所述FLASH存储器的型号为N25Q128A11ESE40F，但不限于该型号。本专利技术实施例还提供一种基于弹载应用的程序动态分段加载方法，应用于如上述实施例所述的装置中，共性支撑模块外挂至少一个FLASH存储器，DSP芯片中存储有程序加载核，所述程序加载核用于将分段加载程序加载到所述DSP芯片中，所述FLASH存储器用于存储多个分段加载程序；如图2所示，所述方法包括如下步骤：步骤1，所述共性支撑模块获取程序加载指令，所述程序加载指令用于指示是否对所述DSP芯片进行分段程序加载，以及所述分段加载程序在FLASH存储器中的存储地址；步骤2，所述共性支撑模块根据所述程序加载指令，从FLASH存储器中获取分段加载程序，并发送给所述本文档来自技高网...

【技术保护点】
一种基于弹载应用的程序动态分段加载装置，其特征在于，所述装置与上位机有线通信或者与控制台无线通信，所述装置包括：DSP芯片、共性支撑模块、至少一个FLASH存储器；其中，所述DSP芯片上设置有第一SPI接口，所述第一SPI接口包含有片选信号输出端、时钟信号输出端、第一数据输出端和第一数据输入端；所述共性支撑模块包含有第一IO端、第二IO端、第三IO端和第四IO端；所述FLASH存储器上设置有第二SPI接口，所述第二SPI接口包含有片选信号输入端、时钟信号输入端、第二数据输出端和第二数据输入端；所述片选信号输出端通过所述第一IO端与所述片选信号输入端连接，所述时钟信号输出端通过所述第二IO端与所述时钟信号输入端连接，所述第一数据输出端通过所述第三IO端与所述第二数据输入端连接，所述第一数据输入端通过所述第四IO端与所述第二数据输出端连接。

【技术特征摘要】
1.一种基于弹载应用的程序动态分段加载装置，其特征在于，所述装置与上位机有线通信或者与控制台无线通信，所述装置包括：DSP芯片、共性支撑模块、至少一个FLASH存储器；其中，所述DSP芯片上设置有第一SPI接口，所述第一SPI接口包含有片选信号输出端、时钟信号输出端、第一数据输出端和第一数据输入端；所述共性支撑模块包含有第一IO端、第二IO端、第三IO端和第四IO端；所述FLASH存储器上设置有第二SPI接口，所述第二SPI接口包含有片选信号输入端、时钟信号输入端、第二数据输出端和第二数据输入端；所述片选信号输出端通过所述第一IO端与所述片选信号输入端连接，所述时钟信号输出端通过所述第二IO端与所述时钟信号输入端连接，所述第一数据输出端通过所述第三IO端与所述第二数据输入端连接，所述第一数据输入端通过所述第四IO端与所述第二数据输出端连接。2.根据权利要求1所述的一种基于弹载应用的程序动态分段加载装置，其特征在于，所述FLASH存储器中存储有多个分段加载程序，所述共性支撑模块上还设置有GPIO接口，所述GPIO接口用于向所述DSP芯片传送分段加载程序的存储地址信息。3.根据权利要求1所述的一种基于弹载应用的程序动态分段加载装置，其特征在于，所述DSP芯片中存储有程序加载核，所述程序加载核用于将每个分段加载程序加载到所述DSP芯片中。4.根据权利要求1所述的一种基于弹载应用的程序动态分段加载装置，其特征在于，所述DSP芯片的型号为TMS320C6678。5.根据权利要求1所述的一种基于弹载应用的程序动态分段加载装置，其特征在于，所述共性支撑模块采用的芯片型号为A2F500M3G。6.根据权利要求1所述的一种基于弹载应用的程序动态分段加载装置，其特征在于，所述FLASH存储器...

【专利技术属性】
技术研发人员：全英汇，刘晓东，邢孟道，李亚超，张华童，施凯敏，张俊力，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61