在加电和断电序列期间控制电流制造技术

在由输入/输出(10)电源电压(VDDS)供电的输入/输出(10)电路(700)的描述示例中，电源检测器单元检测核心电源电压(VDD)并生成电源检测信号。驱动器电路(705)连接到PAD(722)并接收电源检测信号。故障安全电路(725)接收PAD(722)电压。故障安全电路(725)和电源检测器单元基于IO电源电压(VDDS)和PAD(722)电压控制来自PAD(722)的泄漏电流。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及集成电路(IC)，并具体地涉及在集成电路中的加电和断电序列期间控制电流。
技术介绍
便携式媒体设备的日益增长的复杂性和性能需求要求集成电路(IC)中有效的系统级功率管理。在核心逻辑中具有一个或多个可切换功率域是众所周知的低功率方法，其被采用用于便携式媒体设备中的IC。当特定功率域的电源断电时，充当作为IO(输入/输出)电路的输入的该功率域的输出不再有效，并且这些IO电路是三态的以避免可能的泄漏电流。IO电流驱动并接收PAD上的信号以与外面的世界接合。如果IO电流不是完全三态的，则其导致来自PAD的高泄漏电流(传导电流)进入IO电路。当IO电源电压加电或断电同时PAD被保持在逻辑高状态下时，类似的状况产生。串行低功率芯片间媒体总线(SLIMbus)是基带或应用程序处理器以及便携式媒体设备中的外围部件之间的标准接口。SLIMbus是故障安全接口并指定设备在加电时、断电时以及在便携式媒体设备中具有稳定的功率状态时，具有超低PAD电流(或引脚电流)。
技术实现思路
由输入/输出(IO)电源电压供电的输入/输出(IO)电路的描述示例中，电源检测器单元检测核心电源电压并生成电源检测信号。驱动器电路连接到PAD并接收电源检测信号。故障安全电路接收PAD电压。故障安全电路和电源检测器单元基于IO电源电压和PAD电压控制来自PAD的泄漏电流。附图说明图1为电源检测器单元的方框图。>图2为电源检测器单元的示意图。图3(a)为不同操作条件下的电源检测器单元的操作的示例图表。图3(b)为不同操作条件下的电源检测器单元中的泄漏电流的示例图表。图4为耦合到PAD的驱动器电路的方框图。图5为输入/输出(IO)电路的示意图。图6(a)为控制信号(Noff)对IO电源电压的响应的示例图表。图6(b)为来自PAD的泄漏电流(传导电流)的示例图表。图7(a)为输入/输出(IO)电路的方框图。图7(b)为输入/输出(IO)电路的示意图。图8(a)为控制信号(Noff)对IO电源电压的响应的示例图表。图8(b)为来自PAD的泄漏电流(传导电流)的示例图表。图9为计算设备的方框图。具体实施方式图1为电源检测器单元100的方框图。电源检测器单元100由输入/输出(IO)电源电压(VDDS)102供电，并接收核心电源电压(VDD)104作为输入信号。二极管连接式晶体管106由IO电源电压(VDDS)102供电。在至少一个示例中，二极管连接式晶体管106为NMOS晶体管或PMOS晶体管。输入反相器级108耦合到二极管连接式晶体管106。输入反相器级108接收核心电源电压(VDD)104。第二反相器级110接收输入反相器级108的输出并由IO电源电压(VDDS)102供电。一对弱保持器晶体管112耦合到第二反相器级110的输出。弱保持器晶体管112串联连接并且由IO电源电压(VDDS)102供电。一对弱保持器晶体管112的输出被提供作为到第二反相器级110的输入，其也是输入反相器级108的输出。输出反相器级114耦合到第二反相器级110并生成电源检测信号116。输出反相器级114由IO电源电压(VDDS)102供电。电源检测器单元100经配置检测核心电源电压(VDD)104并生成电源检测信号116。当核心电源电压(VDD)104处于关状态并且IO电源电压(VDDS)102斜坡上升时，二极管连接式晶体管106接通。因此，输入反相器级108的输出为(IO电源电压(VDDS)-Vtn)。Vtn是二极管连接式晶体管106的阈值电压。输入反相器级108的输出(IO电源电压(VDDS)-Vtn)(其为弱逻辑高)由第二反相器级110进行反相。因此，第二反相器级110的输出变为弱逻辑低。响应于接收该弱逻辑低信号，一对弱保持器晶体管112将输入反相器级108的输出从(VDDS-Vtn)拉到IO电源电压(VDDS)电平。因为逻辑高信号当前被提供到第二反相器级110，因此这提供第二反相器级110中的零静态泄漏电流。在第二反相器级110处接收的该逻辑高信号在第二反相器级110的输出处导致逻辑低信号。第二反相器级110的逻辑低信号输出被提供作为输出反相器级114的输入，这导致逻辑高电源检测信号116。因此，输出反相器级114缓冲输入反相器级108的输出。图2为电源检测器单元200的示意图。电源检测器单元200在连接和操作上类似于电源检测器单元100。电源检测器单元200由输入/输出(IO)电源电压(VDDS)202供电并接收核心电源电压(VDD)204。二极管连接式NMOS晶体管206由IO电源电压(VDDS)202供电。二极管连接式NMOS晶体管206包括连接到IO电源电压(VDDS)202的栅极端子206G和漏极端子206D。在一个实施例中，二极管连接式NMOS晶体管206为PMOS晶体管。输入反相器级208耦合到二极管连接式NMOS晶体管206。输入反相器级208包括串联连接的PMOS晶体管208a和两个NMOS晶体管208b和208c。三个晶体管208a、208b和208c的栅极端子208aG、208bG和208cG分别接收核心电源电压(VDD)204。相应的晶体管208a和208b的漏极端子208aD和208bD组合以生成输入反相器级208的输出。第二反相器级210接收输入反相器级208的输出。第二反相器级210包括PMOS晶体管210a和NMOS晶体管210b。PMOS晶体管210a的源极端子210aS接收IO电源电压(VDDS)202。栅极端子210aG和210bG接收输入反相器级208的输出。晶体管210a和210b的漏极端子210aD和210bD分别组合以生成第二反相器级210的输出。一对弱保持器晶体管212耦合到第二反相器级210的输出。该弱保持器晶体管包括串联连接的顶部PMOS晶体管212a和底部PMOS晶体管212b。顶部PMOS晶体管212a和底部PMOS晶体管212b的栅极端子212aG和212bG分别组合在一起以接收第二反相器级210的输出。顶部PMOS晶体管212a的源极端子212aS耦合到IO电源电压(VDDS)202，并且底部PMOS晶体管212b的漏极端子212bD耦合到输入反相器级208的输出，其也是第二反相器级210的输入。输出反相器级214耦合到第二反相器级210并生成电压检测信号216。输出反相器级214包括PMOS晶体管214a和N本文档来自技高网...

【技术保护点】
一种由输入/输出(IO)电源电压供电的输入/输出(IO)电路，所述IO电路包括：电源检测器单元，其经配置检测核心电源电压并生成电源检测信号；驱动器电路，其连接到PAD并经配置接收所述电源检测信号；以及故障安全电路，其经配置接收PAD电压，其中所述故障安全电路和所述电源检测器单元经配置基于所述IO电源电压和所述PAD电压控制来自所述PAD的泄漏电流。

【技术特征摘要】
【国外来华专利技术】2013.10.01 US 14/043,5651.一种由输入/输出(IO)电源电压供电的输入/输出(IO)电路，所述IO
电路包括：
电源检测器单元，其经配置检测核心电源电压并生成电源检测信号；
驱动器电路，其连接到PAD并经配置接收所述电源检测信号；以及
故障安全电路，其经配置接收PAD电压，其中所述故障安全电路和所述电
源检测器单元经配置基于所述IO电源电压和所述PAD电压控制来自所述PAD
的泄漏电流。
2.根据权利要求1所述的IO电路，其中所述驱动器电路包括：
一对电平移位器电路，其中每个电平移位器电路经配置接收所述电源检测
信号和所述核心电源电压并且经配置将所述电源检测信号从核心电源电压电平
转换为IO电源电压电平；
一对预驱动器逻辑电路，其中每个预驱动器逻辑电路连接到电平移位器电
路的输出；
一对门电路，其中每个门电路连接到预驱动器逻辑电路的输出；以及
末级驱动器电路，其中所述故障安全电路和所述一对预驱动器逻辑电路经
配置驱动所述一对门电路，所述一对门电路去激活所述末级驱动器电路以基于
所述IO电源电压和所述PAD电压控制来自所述PAD的所述泄漏电流。
3.根据权利要求1所述的IO电路，其中所述末级驱动器电路包括末级驱动
器PMOS晶体管和末级驱动器NMOS晶体管。
4.根据权利要求1所述的IO电路，其中所述电源检测器单元由所述IO电
源电压供电，并且所述电源检测器单元包括：
二极管连接式晶体管，其耦合到所述IO电源电压；
输入反相器级，其连接到所述二极管连接式晶体管并经配置接收所述核心
电源电压作为输入；
第二反相器级，其连接到所述输入反相器级的输出；
串联耦合的一对弱保持器晶体管，其中所述一对弱保持器晶体管的栅极端
子连接到所述第二反相器级的输出，并且其中所述一对弱保持器晶体管经配置
将所述输入反相器级的所述输出拉到所述IO电源电压电平；以及
耦合到所述第二反相器级的输出反相器级，其中所述输出反相器级经配置
缓冲所述输入反相器级的所述输出并生成电源检测信号。
5.根据权利要求4所述的IO电路，其中所述二极管连接式晶体管包括
NMOS晶体管和PMOS晶体管中的一个。
6.根据权利要求4所述的IO电路，其中所述二极管连接式晶体管包括连接
到所述IO电源电压的漏极端子和栅极端子。
7.根据权利要求4所述的IO电路，其中所述一对弱保持器晶体管包括串联
连接的顶部PMOS晶体管和底部PMOS晶体管，其中所述顶部PMOS晶体管和
所述底部PMOS晶体管的栅极端子经配置接收所述第二反相器级的所述输出，
并且所述顶部PMOS晶体管的源极端子连接到所述IO电源电压，并且所述底部
PMOS晶体管的漏极端子连接到所述输入反相器级的所述输出。
8.根据权利要求4所述的IO电路，其中所述电源检测信号经配置基于所述
IO电源电压改变。
9.根据权利要求4所述的IO电路，其中所述电源检测信号经配置当所述IO
电源电压为斜坡函数并且所述核心电源电压处于关状态时跟随所述IO电源电
压。
10.根据权利要求1所述的IO电压，其中所述电源检测器单元经配置在所
述IO电源电压高于跳变点电压并且所述PAD电压处于逻辑高时，通过去激活
所述末级驱动器电路控制来自所述PAD的所述泄漏电流。
11.根据权利要求1所述的IO电路，其中所述故障电路包括：
第一PMOS晶体管，其源极端子经配置接收所述IO电源电压；
第二PMOS晶体管，其源极端子连接到所述PAD，栅极端子连接到所述IO
电源电压，并且漏极端子连接到所述第一PMOS晶体管的漏极端子以生成基片
信号，其中所述基片信号被提供到所述末级驱动级PMOS晶体管；以及
反相级包括：第三PMOS晶体管，其栅极端子经配置接收所述IO电源电压，
并且源极端子连接到所述PAD；第一NMOS晶体管，其栅极端子经配置接收所

\t述IO电源电压，并且漏极端子连接到所述第三PMOS的漏极端子以生成控制信
号，其中所述控制信号被提供到所述一对门电路；第二NMOS晶体管，其栅极
端子经配置接收所述IO电源电压；以及第三NMOS晶体管，其栅极端子经配
置接收所述IO电源电压，并且源极端子连接到地，其中所述第一NMOS晶体
管、所述第二NMOS晶体管和所述第三NMOS晶体管以级联布置连接。
12.一种由输入/输出电源电压即IO电源电压供电的输入/输出电路即IO电
路，所述IO电路包括：
电源检测器单元，其经配置检测核心电源电压；
一对电平移位器电路，其中每个电平移位器电路经配置接收所述电源检测
器单元的输出并且经配置将所述电源检测器单元的输出从核心电源电压电平转
换为IO电源电压电平；
一对预驱动器逻辑电路，其中每个预驱动器逻辑电路连接到电平移位器电
路的输出；
一对门电路，其中每个门电路连接到预驱动器逻辑电...

【专利技术属性】
技术研发人员：D·M·拉加歌帕，R·帕塔萨拉蒂，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US