根据卷标比特的动态高速缓存置换路选择制造技术

一种高速缓存存储器包含了一个模式输入端，其指示了高速缓存存储器要操作的多个分配模式，多个项目的一个组相关数组，其具有相乘的多个组与W个路，一输入端，其接收了一个内存地址，所述的内存地址包含了用来从所述的多个组中选取其中一个组的一个索引，以及用来与所存储在所选取的组中的W路中的多个项目的多个卷标做对照的一个卷标，以判断所述的内存地址在所述数组中为命中或未命中，当所述的内存地址未命中于所述的数组，基于所述的分配模式而选取所述卷标的一或多个比特，基于所述的分配模式而在所选取的该卷标的比特执行一个函数来产生所述数组的W路的一个子组，并且分配至所选取组的路的子组的其中一路。

【技术实现步骤摘要】
201510795194

【技术保护点】
一种高速缓存存储器，包括：一模式输入端，用以指示该高速缓存存储器要被操作在多个分配模式中的何者；多个项目的一组相关数组，该组相关数组具有多个相乘的组以及W路，其中W是大于1的整数；一输入端，用以接收一内存地址，该内存地址包括：一索引，用以从该些组中选出一组；以及一卷标，用以对照于存储在所选取组的W路的多个项目中的多个卷标以判断该内存地址在该数组中为命中或未命中；以及一分配逻辑，用以当该内存地址在该数组中为未命中的时候：根据该分配模式而选取该卷标的一或多个比特；根据该分配模式而在所选取的该卷标的一或多个比特执行一函数以产生该数组的W路的一子组；以及分配至所选取组的路的子组的其中一路。

【技术特征摘要】
2014.12.14 IB PCT/IB2014/0032251.一种高速缓存存储器，包括：
一模式输入端，用以指示该高速缓存存储器要被操作在多个分配模
式中的何者；
多个项目的一组相关数组，该组相关数组具有多个相乘的组以及W
路，其中W是大于1的整数；
一输入端，用以接收一内存地址，该内存地址包括：
一索引，用以从该些组中选出一组；以及
一卷标，用以对照于存储在所选取组的W路的多个项目中的多
个卷标以判断该内存地址在该数组中为命中或未命中；以及
一分配逻辑，用以当该内存地址在该数组中为未命中的时候：
根据该分配模式而选取该卷标的一或多个比特；
根据该分配模式而在所选取的该卷标的一或多个比特执行一
函数以产生该数组的W路的一子组；以及
分配至所选取组的路的子组的其中一路。
2.根据权利要求1所述的高速缓存存储器，其中在该卷标的一或多
个比特执行的函数包含了该卷标的二或多个比特的一布尔(Boolean)操
作。
3.根据权利要求2所述的高速缓存存储器，其中该布尔操作包含了
该卷标的二或多个比特的布尔互斥(XOR)。
4.根据权利要求2所述的高速缓存存储器，其中该布尔操作包含了
该卷标的二或多个比特的一轮转(rotation)。
5.根据权利要求1所述的高速缓存存储器，其中执行于该卷标的一
或多个比特的函数包含了该卷标的一或多个比特的选取。
6.根据权利要求1所述的高速缓存存储器，其中执行于该卷标的一或多
个比特的函数的一输出端产生一单一比特，其中当该比特为1则该子组包含

\t了所选取组的W路的奇数路，其中当该比特为0则该子组包含了所选取组的
W路的偶数路。
7.根据权利要求1所述的高速缓存存储器，其中对于一或多个分配模式，
该子组是所选取组的W路的其中一路。
8.根据权利要求7所述的高速缓存存储器，其中W为2^Q，其中该其中
一路是经由该卷标的Q比特来指定，其中Q是大于0的整数。
9.根据权利要求8所述的高速缓存存储器，其中该卷标的Q比特是该卷
标的Q最低有效比特。
10.根据权利要求8所述的高速缓存存储器，其中该子组是限定于该2^Q
路的2^Z路，其中该2^Z路是基于该卷标的(W-Z)比特，其中Z是大于0且小
于W的整数。
11.一种高速缓存存储器的操作方法，用于具有多个项目的一组相关数
组的高速缓存存储器，该组相关数组具有相乘的多个组以及W路，其中W
是大于1的整数，该高速缓存存储器的操作方法包括：
接收一模式输入，其指示该高速缓存储气要被操作在多个分配模式中的
何者；
接收一内存地址，其包括：
一索引...

【专利技术属性】
技术研发人员：道格拉斯·R·瑞德，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31