本实用新型专利技术公开了一种基于忆阻器的非易失D触发器电路；包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3以及将忆阻器与定值电阻串联构成的分压电路模块。主要是利用了忆阻的非易失和阻值随流经本身的电荷大小改变的特性，实现了触发器的锁存以及触发功能。本实用新型专利技术所构建D触发器不仅具有传统触发器的功能，而且具备响应速度快以及非易失性的特点，适合于要求响应速度快和电源不稳定的领域，同时本实用新型专利技术将为研制基于忆阻的非易失D触发器电路提供实验参考。
【技术实现步骤摘要】
本技术属于数字电路领域，更具体地，设及一种基于忆阻的非易失性D触发器 电路。
技术介绍
忆阻器是除电阻、电容、电感之外的第四种基本电路元件。忆阻器的概念最先由加 州大学伯克利分校的蔡少堂化eon. 0. Chua)教授于1971年提出。众所周知，电阻R (Resistor)表示电路中电压与电流之间的关系，电容C(化pacitor)表示电荷量和电压之间 的关系，电感U Inductor)表示磁通量与电流之间的关系。根据对称性理论，蔡少堂认为理 论上存在一种元件，表示磁通量与电荷量之间的关系。由于运种元件具备和电阻同样的单 位(欧姆），同时具备非易失性，只有在电流流过的情况下，忆阻值才会改变，因此蔡少堂才 将运种元件命名为忆阻器(Memristor)。 2008年，惠普实验室基于Pt-TiOs-Pt材料首次制造出了实物忆阻器。自从忆阻器 实物问世W来，忆阻器已经成为一个全新的研究热点，在存储、人工神经网络W及逻辑计算 等领域中得到越来越多的研究和应用。 触发器是一种应用在数字电路上且具有记忆功能的时序逻辑基本组件，因此是构 成时序逻辑电路W及各种复杂数字系统的最基本逻辑单元。D触发器的特性为：当控制信号 CP = O时，输出信号保持；当控制信号CP=I时，输出信号与输入相同。运种特性可W构造锁 存器W及构成其他类型的触发器，所WD触发器是数字系统的时序电路的重要基础。 在现有技术中，由D触发器构成的时序电路中通常只能在能够提供稳定电源场合 下工作，如果在一些需要断电时保持其中间工作状态的场合，则需要外加存储单元实现非 易失性。 忆阻器具有非易失性，即使断电也不会丢失数据，因此在信号保持方面具有极大 优势。将忆阻器的存储能力和数据处理能力结合起来，用在D触发器的信号保持中，可W极 大的提高速度并降低功耗，同时忆阻器为纳米级的器件也有效地减少了器件的体积。 在中国技术专利说明书CN103051307A中公开了一种基于忆阻器的非挥发D触 发器，虽然该电路充分利用忆阻的非易失与阻变特性，实现D触发器的功能，但是也存在明 显缺陷：要求两个反相串联的忆阻器的初始状态分别处于高阻和低阻状态，否则输出端的 反相器的可能不能正确的识别初始状态;忆阻器的阻值发生变化需要时间，使得传输延迟 时间（时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间定义为传输延迟时间)变长。
技术实现思路
本技术提供了一种基于忆阻的非易失性D触发器，包括忆阻器ME、定值电阻R、 第一 MOS管、第二MOS管、第SMOS管、第一反相器NI、第二反相器N2和第S反相器N3;所述第 一 MOS管的控制端作为时钟信号输入端CP，所述第一 MOS管的一端接第一反相器Nl的输入端 W及第二反相器N2的输入端，所述第一 MOS管的另一端作为触发器的信号输入端D;所述第 一 MOS管的控制端用于控制所述第一 MOS管的一端与另一端的导通;所述第二MOS管的控制 端作为时钟信号输入端CP，所述第二MOS管的一端接第一反相器Nl的输出端，所述第二MOS 管的的另一端与所述第立MOS管的一端W及忆阻器ME的第一端相连;所述第二MOS管的控制 端用于控制所述第二MOS管的一端与另一端的导通;所述第立MOS管的控制端作为时钟信号 输入端CP，所述第SMOS管的另一端与读电压Vr相连;所述第SMOS管的控制端用于控制所 述第立MOS管的一端与另一端的导通;所述第二反相器N2的输入端还连接忆阻器ME2的第二 端W及定值电阻R的一端，所述第二反相器N2的作为触发器的反相输出端亏。。t .所述定值 电阻R的另一端接地;所述第=反相器N3的输入端连接第二反相器N2的输出端，所述第=反 相器N3的输出端作为触发器的正相输出端Vnut。 更进一步地，所述第一MOS管和所述第二MOS管均为匪OS管时，所述第；騰5管为 PMOS管;所述第一醒OS管Ml的栅极作为时钟信号输入端CP，所述第一 NMOS管Ml的漏极接第 一反相器Nl的输入端W及第二反相器N2的输入端，所述第一 NMOS管Ml的源极作为触发器的 信号输入端D;所述第二NMOS管M2的栅极作为时钟信号输入端CP，所述第二醒OS管M2的漏极 接第一反相器Nl的输出端，所述第二NMOS管M2的源极与所述PMOS管Pl的漏极W及忆阻器ME 的第一端相连;所述PMOS管Pl的栅极作为时钟信号输入端CP，所述PMOS管Pl的漏极接第二 醒OS管M2的源极W及忆阻器ME的第一端，所述PMOS管Pl的源极与PMOS管Pl与读电压Vr相 连。 更进一步地，当时钟信号CP为高电平时，控制所述第一 NMOS管Ml和所述第二NMOS 管M2导通，使得触发器输入端信号与第二反相器N2的输入端相连W及第一反相器Nl的输出 端与忆阻器ME第一端相连，对所述忆阻器进行写操作。 更进一步地，当时钟信号CP为低电平时，控制所述第一 NMOS管Ml和所述第二NMOS 管M2截止，而PMOS管Pl导通，使得读电压Vr与忆阻器ME第一端相连，对所述忆阻器进行读操 作。 更进一步地，忆阻器与定值电阻构成的分压电路将存储的阻值状态信息转化成电 平信号输出。 更进一步地，读电压Vr小于阔值电压Vth。 总体而言，通过本技术所构思的W上技术方案与现有技术相比，能够取得下 列在非易失性存储的有益效果： (1)与传统触发器相比，本技术提供的基于忆阻器的非易失性D触发器电路使 用的MOS管器件较少，结构得到了简化，减小了电路面积，可W提高系统的集成度。 (2)忆阻器的阻值在断电情况下不会改变，能够在断电情况下保存信息，所W功耗 将大大减少。 (3)与现有技术相比对于信号的处理速度大大提高。具体地:现有技术(技术 名称为一种基于忆阻器的非挥发D触发器，公开号为CN201210574495.X)也提出了基于忆阻 器的D触发器，但是两者电路实现不同；同时相比于该技术，本技术在处理速度上有很 大提高:在触发阶段，现有技术中输入端是通过忆阻器与输出端相连，运导致输入信号必须 先改变忆阻器的状态，然后才能使得输出与输入保持一致，而改变忆阻器的状态需要消耗 一定时间，运就造成了在信号处理上的时间延迟;但是本技术在触发阶段，输入端通过 醒OS管Ml(在触发阶段为导通状态）与导线直接与输出端相连，运就大大减小时间延迟，提 供信号处理速度。【附图说明】 图1是忆阻器电路符号； 图2是忆阻器时所表现出的电流一电压曲线图； 图3是本技术实施例提供的基于忆阻的非易失性D触发器的具体电路图； 图4是本技术实施例提供的基于忆阻的非易失性D触发器的仿真波形图。【具体实施方式】 为了使本技术的目的、技术方案及优点更加清楚明白，W下结合附图及实施 例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用W解释 本技术，并不用于限定本技术。此外，下面所描述的本技术各个实施方式中所 设及到的技术特征只要彼此之间未构成冲突就可W相互组合。 图2是单个忆阻器所表现出来的电流-电压特性曲线图，从图中可W看出，当正向 电压值大于阔值Vth(阔值电压Vth的大小与构成忆阻器的材料有关系，通常是根据电路设计 要求选择合适阔值电压本文档来自技高网...
【技术保护点】
一种基于忆阻的非易失性D触发器，其特征在于，包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3；所述第一MOS管的控制端作为时钟信号输入端CP，所述第一MOS管的一端接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一MOS管的另一端作为触发器的信号输入端D；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；所述第二MOS管的控制端作为时钟信号输入端CP，所述第二MOS管的一端接第一反相器N1的输出端，所述第二MOS管的另一端与所述第三MOS管的一端以及忆阻器ME的第一端相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；所述第三MOS管的控制端作为时钟信号输入端CP，所述第三MOS管的另一端与读电压Vr相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；所述第二反相器N2的输入端还连接忆阻器ME2的第二端以及定值电阻R的一端，所述第二反相器N2的作为触发器的反相输出端所述定值电阻R的另一端接地；所述第三反相器N3的输入端连接第二反相器N2的输出端，所述第三反相器N3的输出端作为触发器的正相输出端Vout。...
【技术特征摘要】
【专利技术属性】
技术研发人员：朱一东，曾志刚，
申请(专利权)人：华中科技大学，
类型：新型
国别省市：湖北;42
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