碳化硅衬底、碳化硅半导体器件和制造碳化硅衬底的方法技术

本发明专利技术提供一种碳化硅衬底、碳化硅半导体器件和制造碳化硅衬底的方法。碳化硅衬底(10)具有碳化硅外延层(12)。碳化硅外延层(12)具有第一主表面(12b)和与第一主表面(12b)相反的第二主表面(12d)。在垂直于所述第二主表面(12d)的方向上，所述碳化硅外延层(12)具有不小于50μm的厚度(T1)。Z1/2中心(1)在所述碳化硅外延层(12)中，密度不大于1×1012cm-3。所述碳化硅外延层包括源自穿透位错(2)或基面位错(3)而形成的、在所述第二主表面(12d)处具有开口的凹坑，所述凹坑(4)具有不大于5nm的最大深度(D1)。

【技术实现步骤摘要】

本专利技术涉及碳化硅衬底、碳化硅半导体器件和制造碳化硅衬底的方法。
技术介绍
碳化硅具有高介电击穿电场强度，因此作为取代硅的下一代功率半导体器件的材料而备受关注。
技术实现思路
为了实现具有例如不低于5kV的高击穿电压的碳化硅功率半导体器件，需要具有大约不小于50μm的厚度的厚碳化硅外延层。在碳化硅外延层中存在被称为Z1/2中心并且源自碳空位的点缺陷。Z1/2中心中的每个具有Ec(导带中的最低能量)-0.65eV的能级。Z1/2中心是所谓的寿命抑制因素并且当Z1/2中心的密度变高时使载流子寿命缩短。特别地，在双极性半导体器件中，载流子寿命短造成电导率调制是不充分的，从而导致电阻高。T.Hiyoshi等人的“EliminationoftheMajorDeepLevelinn-andp-Type4H-SiCbyTwo-StepThermalTreatment(通过两步式热处理消除n或p型4H-SiC中的主要深能级)”(《Appl.Phys.Express(应用物理快报)》2009年2月，091101)公开了通过热氧化碳化硅减小Z1/2中心的密度。当热氧化碳化硅外延层的表面时，表面附近的硅与氧反应，从而形成二氧化硅膜。另一方面，表面附近的碳保留在碳化硅外延层中。由此保留的碳与碳化硅外延层中的Z1/2中心复合，从而消除碳化硅外延层的表面层中的Z1/2中心。当将碳化硅外延层退火时，碳扩散到碳化硅外延层的深层。因此，可消除碳化硅外延层的深层中的Z1/2中心。作为结果，可提高厚碳化硅外延层的载流子寿命。然而，在碳化硅半导体器件采用具有例如大约不小于50μm的厚度并且使Z1/2中心因热氧化碳化硅外延层表面并随后执行退火而减少的厚碳化硅外延层的情况下，设置在碳化硅外延层上的栅绝缘膜的介电击穿电阻会劣化。本专利技术的一个实施例的目的是提供碳化硅衬底、碳化硅半导体器件和制造碳化硅衬底的方法，通过其中的每个，可提高载流子寿命并且可抑制栅绝缘膜的介电击穿。根据本专利技术的一个实施例的碳化硅衬底包括碳化硅外延层。所述碳化硅外延层具有第一主表面和与所述第一主表面相反的第二主表面。在垂直于所述第二主表面的方向上，所述碳化硅外延层具有不小于50μm的厚度。Z1/2中心在所述碳化硅外延层中，密度不大于1×1012cm-3。所述碳化硅外延层包括源自穿透位错或基面位错而形成的、在所述第二主表面处具有开口的凹坑，所述凹坑具有不大于5nm的最大深度。根据本专利技术的一个实施例的制造碳化硅衬底的方法包括以下步骤。制备包括上面设置有碳化硅外延层的碳化硅单晶衬底的碳化硅外延衬底。所述碳化硅外延层具有第一主表面和第二主表面，所述第一主表面与所述碳化硅单晶衬底接触，所述第二主表面与所述第一主表面相反。通过氧化所述第二主表面，形成与所述碳化硅外延层接触的氧化物膜。通过从所述碳化硅外延层去除所述氧化物膜，暴露所述碳化硅外延层的第三主表面。在暴露所述第三主表面之后，将所述碳化硅外延衬底退火。通过在将所述碳化硅外延衬底退火之后去除包括所述第三主表面的表面层，暴露所述碳化硅外延层的第四主表面。在形成所述氧化物膜的步骤中，在所述碳化硅外延层中形成凹坑，所述凹坑源自穿透位错或基面位错并且具有大于5nm的深度。在暴露所述第四主表面的步骤中，所述凹坑具有不大于5nm的最大深度。通过下面结合附图的对本专利技术的详细描述，本专利技术的以上和其它目的、特征、方面和优点将变得更清楚。附图说明图1是示出根据本专利技术的第一实施例的碳化硅衬底的构造的示意性剖视图。图2是示出根据本专利技术的第二实施例的碳化硅半导体器件的构造的示意性剖视图。图3是示意性示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的流程图。图4是示意性示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的修改形式的流程图。图5是示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的第一步骤的示意性剖视图。图6是示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的第二步骤的示意性剖视图。图7是示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的第三步骤的示意性剖视图。图8是示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的第四步骤的示意性剖视图。图9是示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的第五步骤的示意性剖视图。图10是示出根据本专利技术的第三实施例的制造碳化硅衬底的方法的第六步骤的示意性剖视图。具体实施方式通过努力研究形成在具有厚碳化硅外延层的碳化硅衬底上的栅绝缘膜的介电击穿电阻劣化的起因，专利技术人得到下面的知识并且实现本专利技术的一个实施例。为了将碳扩散到厚碳化硅外延层的深层，需要在碳化硅外延层中释放大量碳原子。可料想到的实现这个的方式是，通过较长时间地热氧化碳化硅外延层，消耗大量硅，从而增大热氧化膜的厚度。一般地，在碳化硅外延层中存在穿透位错和基面位错。穿透位错和基面位错周围的碳化硅以比氧化没有穿透位错和基面位错的碳化硅的速率高的速率被氧化。因此，当碳化硅外延层被退火时，暴露于碳化硅外延层表面的穿透位错和基面位错周围的碳化硅被高速地氧化，从而在表面上形成凹坑(pit)，凹坑被成形为开口。当在凹坑上形成栅绝缘膜时，认为电场集中在栅绝缘膜靠近凹坑的那部分上，结果是栅绝缘膜有可能发生介电击穿。特别地，当凹坑的深度大于5nm时，认为栅绝缘膜有可能发生介电击穿。[对本专利技术的实施例的描述]首先，列出并且描述本专利技术的实施例。(1)根据本专利技术的一个实施例的碳化硅衬底10包括碳化硅外延层12。碳化硅外延层12具有第一主表面12b和与第一主表面12b相反的第二主表面12d。碳化硅外延层12在垂直于第二主表面12d的方向上的厚度T1不小于50μm。在碳化硅外延层12中存在密度不大于1×1012cm-3的Z1/2中心1。凹坑4具有不大于5nm的最大深度D1，凹坑4源自穿透位错2和基面位错3并且在第二主表面12d处具有开口。应该注意，措辞“凹坑4具有不大于5nm的最大深度”旨在指示在垂直于第二主表面12d的方向上从第二主表面12d到凹坑4的最深部分的长度不大于5nm。另外，在第二主表面12d上存在均具有开口的多个凹坑4的情况下，该措辞旨在指示在多个凹坑4之中，具有从第二主表面12d到凹坑4的最深部分的最大长度的凹坑具有不大于5nm的深度。本文档来自技高网...

【技术保护点】
一种碳化硅衬底，所述碳化硅衬底包括具有第一主表面和与所述第一主表面相反的第二主表面的碳化硅外延层，在垂直于所述第二主表面的方向上，所述碳化硅外延层具有不小于50μm的厚度，Z1/2中心以不大于1×1012cm‑3的密度位于所述碳化硅外延层中，所述碳化硅外延层包括源自穿透位错或基面位错而形成的、在所述第二主表面处具有开口的凹坑，所述凹坑具有不大于5nm的最大深度。

【技术特征摘要】
2015.01.06 JP 2015-0007981.一种碳化硅衬底，所述碳化硅衬底包括具有第一主表面和与所
述第一主表面相反的第二主表面的碳化硅外延层，
在垂直于所述第二主表面的方向上，所述碳化硅外延层具有不小
于50μm的厚度，
Z1/2中心以不大于1×1012cm-3的密度位于所述碳化硅外延层中，
所述碳化硅外延层包括源自穿透位错或基面位错而形成的、在所
述第二主表面处具有开口的凹坑，所述凹坑具有不大于5nm的最大深
度。
2.根据权利要求1所述的碳化硅衬底，其中，
所述碳化硅外延层包括能够提供p型和n型之一的杂质，以及
所述杂质具有不大于1×1015cm-3的浓度。
3.根据权利要求1或权利要求2所述的碳化硅衬底，其中，载流
子寿命不小于1微秒。
4.一种碳化硅半导体器件，包括：
根据权利要求1或权利要求2所述的碳化硅衬底；
栅绝缘膜，所述栅绝缘膜设置在所述第二主表面上；以及
栅电极，所述栅电极设置在所述栅绝缘膜上，
所述碳化硅半导体器件具有不小于6.5kV的击穿电压。
5.一种制造碳化硅衬底的方法，包括以下步骤：
制备包括碳化硅单晶衬底的碳化硅外延衬底，在所述碳化硅单晶
衬底上设置有碳化硅外延层，所述碳化硅外延层具有第一主表面和第
二主表面，所述第一主表面与所述碳化硅单晶衬底接触，所述第二主
表面与所述第一主表面相反；
通过氧化所述第二主表面，形成与所述碳化硅外延层接触的氧化

\t物膜；
通过从所述碳化硅外延层去除所述氧化物膜，暴露...

【专利技术属性】
技术研发人员：日吉透，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP