细胞阵列计算系统及其调试方法技术方案

一种细胞阵列计算系统及其调试方法，所述细胞阵列计算系统包括：主控CPU、细胞阵列和细胞阵列总线；细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维或三维阵列，其中每一个细胞包括微处理器和非易失随机存储器；每一个细胞储存各自在所述细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；主控CPU通过细胞阵列总线与细胞阵列中每个细胞进行通信；相邻细胞间有通信接口，能相互发送数据；所述细胞阵列计算系统还包括与所述主控CPU相连的调试接口，调试设备通过所述调试接口控制所述主控CPU对在所述细胞阵列的各个细胞中运行的软件进行调试。本发明专利技术能克服现有计算机架构因CPU与内存、存储之间存在的通信瓶颈，提升系统整体性能。

【技术实现步骤摘要】

本专利技术涉及计算机及计算机应用
，特别涉及一种。
技术介绍
通常来说，一台计算机主要包括三个核心部分:中央处理器(CPU，CentralProcessing Unit)、内存和存储。经过一些世界顶级公司的不懈努力，CPU已经演变成极度复杂的半导体芯片。顶级的CPU内核内部的MOS管数目可以超过一亿个。目前的产业趋势是受制于功耗，CPU的运行频率已经很难再提高。已经极度复杂的现代CPU，运行效率同样很难再提高。新的CPU产品，越来越多地朝多核方向演进。在内存方面，目前居于统治地位的是动态随机存取存储器(DRAM，Dynamic RandomAccess Memory)技术。DRAM可以快速随机读写，但却不能在断电的情况下保持内容。实际上，即使在通电的情况下，它也会由于内部用于储存信息的电容器的漏电而丢失信息，必须周期性地自刷新。在存储方面，NAND闪存技术正在逐步取代传统硬盘。闪存所依赖的浮置栅极(floating gate)技术，虽然能够在断电的情况下保持内容，但写入(将‘I’改写为‘0’ )的速度很慢，擦除(将‘0’改写为‘I’)的速度更慢，无法像DRAM那样用于对计算的直接支持。它被制作成块设备(block device)，必须整块一起擦除，一个块(block)包含很多页(page)，擦除后每页可以进行写入操作。NAND的另外一个问题是具有有限的寿命。DRAM和NAND闪存，以及CPU的逻辑电路，虽然都是基于CMOS半导体工艺生产的，但这三者的工艺彼此并不兼容。于是，计算机的三个核心部分无法在一个芯片上共存，这深刻地影响了现代计算机的架构。现有技术中的计算机架构如图1所示，图1中示出多个CPU内核，分别为CPU1、CPU2、CPU3、……、CPUn，每个CPU内核一般具有相应的一级缓存(LlCache)，根据需要还可以进一步为每个CPU内核配备相应的二级缓存(L2Cache)、三级缓存(L3Cache)。DRAM与各个CPU内核之间通过双倍速率(DDR，Double Data Rate)接口进行通信，硬盘(HD，HardDisk)或固态硬盘(SSD，Solid State Drives)与各个CPU内核之间则通过外围设备接口进行通信。—方面，CPU在向多核的方向发展，另一方面内存和存储都在另外的芯片里。多核CPU吞吐信息量成比例增加，与内存、存储的通信就越来越成为系统性能的瓶颈。为了缓解通信瓶颈，CPU不得不采用越来越大的多级缓存。缓存是把内存中的内容复制，通常是用成本比DRAM高得多但速度更快的静态随机存取存储器(SRAM，Static Random AccessMemory)设计的。这样的架构，费效比非常的差。半导体芯片的成本由其硅片的面积决定，而传统计算机架构带来的性能提升与其硅片面积的增加远远不成比例。
技术实现思路
本专利技术要解决的问题是现有技术中的计算机架构因CPU与内存、存储之间存在的通信瓶颈而影响计算机整体性能的提升，并使费效比较差。为解决上述问题，本专利技术技术方案提供一种细胞阵列计算系统，包括:主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列或三维阵列，其中每一个细胞包括微处理器(MPU，Micro Processing Unit)和非易失(NV，Not Volatile)随机存储器；所述非易失随机存储器用于所述微处理器计算时所涉及数据的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在所述细胞阵列中的位置作为身份识别号(ID，identificat1n)以供细胞中的软件或硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信，其包括以下情况中的至少一种:按地址读写所述细胞阵列中任一细胞的非易失随机存储器或相应的内存单元；将数据广播到所述细胞阵列中目标区域内每一个细胞的非易失随机存储器或相应的内存单元，并写入该目标区域内每一个细胞的非易失随机存储器或相应的内存单元中相同的相对地址；给所述细胞阵列中任一细胞的微处理器发送指令、发送数据或读取状态；给目标区域内所有细胞的微处理器广播指令；所述细胞阵列中的相邻细胞之间有通信接口，能相互发送数据；所述细胞阵列计算系统还包括与所述主控CPU相连的调试接口，调试设备通过所述调试接口控制所述主控CPU对在所述细胞阵列的各个细胞中运行的软件进行调试。可选的，所述细胞阵列计算系统还包括连接所述细胞阵列中各个细胞的暂停信号线，所述暂停信号线用于当任一细胞中运行的软件遭遇断点而暂停时，向其他所有的细胞发送暂停信号。可选的，所述暂停信号线还与所述调试设备相连，所述暂停信号还发送至所述调试设备。可选的，所述细胞阵列中的细胞还包括总线控制器和细胞内部总线，所述总线控制器与所述细胞阵列总线、微处理器以及细胞内部总线相连，所述总线控制器用于识别所述主控CPU与本细胞之间进行的通信，连接所述微处理器以传递所述主控CPU发送的指令或数据、状态读取，或者通过所述细胞内部总线连接所述非易失随机存储器进行数据的读写操作。可选的，所述非易失随机存储器为磁性随机存储器(MRAM，Magnetic RandomAccess Memory)ο为解决上述问题，本专利技术技术方案还提供一种上述细胞阵列计算系统的调试方法，包括:所述调试设备通过所述调试接口控制所述主控CPU向所述细胞阵列中的目标细胞、目标区域内的细胞或者全部细胞发送调试指令，以实现对各个细胞中运行的软件进行调试。可选的，所述调试指令包括暂停指令和读写指令；所述主控CPU向所述细胞阵列中的目标细胞、目标区域内的细胞或者全部细胞发送调试指令，以实现对各个细胞中运行的软件进行调试包括:所述主控CPU在所述调试设备的控制下，或者探测到其他需要暂停的条件时，给目标细胞、目标区域内的细胞或者全部细胞发送暂停指令；接收到所述暂停指令的细胞暂停本细胞中软件的运行；通过发送读写指令以读取所述微处理器中的内部寄存器、所述非易失随机存储器以及相邻细胞间的通信接口中的内容来调试软件。可选的，所述调试指令还包括设置断点指令；所述主控CPU向所述细胞阵列中的目标细胞、目标区域内的细胞或者全部细胞发送调试指令，以实现对各个细胞中运行的软件进行调试还包括:所述主控CPU通过发送设置断点指令对在目标细胞或者目标区域内的细胞中运行的软件设置断点，并定期读取细胞的状态；所述细胞的状态包括细胞中软件的运行、暂停和遭遇断点，所述其他需要暂停的条件包括细胞中的软件遭遇断点。此外，本专利技术技术方案还提供一种上述细胞阵列计算系统的调试方法，包括:当任一细胞中运行的软件遭遇断点而暂停时，该细胞通过所述暂停信号线向其他所有的细胞发送暂停信号；接收到所述暂停信号的细胞，暂停本细胞中软件的运行，并暂停与相邻细胞之间的数据传输。此外，本专利技术技术方案还提供一种上述细胞阵列计算系统的调试方法，包括:当所述调试设备接收到任一细胞通过所述暂停信号线传送的所述暂停信号时，控制暂停所述主控CPU的运行。与现有技术相比，本专利技术的技术方案至少具有以下优点:通过将一个以上兼具独立计算和存储功能的单元(称为“细胞”)组成二维或三维阵列(称为“细胞阵列”)，其中每一个细胞包括微处本文档来自技高网...

【技术保护点】
一种细胞阵列计算系统，其特征在于，包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列或三维阵列，其中每一个细胞包括微处理器和非易失随机存储器；所述非易失随机存储器用于所述微处理器计算时所涉及数据的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在所述细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信，其包括以下情况中的至少一种：按地址读写所述细胞阵列中任一细胞的非易失随机存储器或相应的内存单元；将数据广播到所述细胞阵列中目标区域内每一个细胞的非易失随机存储器或相应的内存单元，并写入该目标区域内每一个细胞的非易失随机存储器或相应的内存单元中相同的相对地址；给所述细胞阵列中任一细胞的微处理器发送指令、发送数据或读取状态；给目标区域内所有细胞的微处理器广播指令；所述细胞阵列中的相邻细胞之间有通信接口，能相互发送数据；所述细胞阵列计算系统还包括与所述主控CPU相连的调试接口，调试设备通过所述调试接口控制所述主控CPU对在所述细胞阵列的各个细胞中运行的软件进行调试。...

【技术特征摘要】

【专利技术属性】
技术研发人员：戴瑾，郭一民，王践识，
申请(专利权)人：上海磁宇信息科技有限公司，
类型：发明
国别省市：上海;31