异质层器件制造技术

实施例包括一种装置，包括：包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、源极和漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底的第二水平轴相交的P沟道、源极和漏极；对应于N沟道、与所述第二水平轴相交的第一栅极；以及对应于P沟道、与所述第一水平轴相交的第二栅极。本文描述了其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】
实施例涉及晶格失配的半导体器件。
技术介绍
例如，通过在元素硅(Si)衬底上生长高质量的Ⅲ-Ⅴ族半导体或在Si衬底上生长高质量的Ⅳ族半导体，可以实现各种电子和光电器件。能够实现Ⅲ-Ⅴ族或Ⅳ族材料性能优点的表面层可以支撑各种高性能电子器件，例如由极高迁移率材料制造的CMOS和量子阱(QW)晶体管，所述极高迁移率材料例如是，但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)。诸如激光器、探测器和光生伏打器件的光学器件以及电子器件也可以由各种其它直接带隙材料制造，例如，但不限于砷化镓(GaAs)和砷化铟镓(InGaAs)。然而，在Si衬底上生长Ⅲ-Ⅴ族和Ⅳ族材料提出了许多挑战。Ⅲ-Ⅴ族半导体外延(EPI)层和Si半导体衬底之间或Ⅳ族半导体EPI层和Si半导体衬底之间的晶格失配、极性-非极性失配和热失配产生了晶体缺陷。在EPI层和衬底之间的晶格失配超过几个百分比时，失配引起的应变变得过大，在EPI层中产生缺陷。一旦膜厚大于临界厚度(即，在这个厚度以下膜充分应变，在这个厚度以上部分弛豫)，就通过在膜和衬底界面处以及在EPI膜中生成失配位错使应变得到弛豫。EPI晶体缺陷的形式可以是线位错、堆垛层错和孪晶。许多缺陷，尤其是线位错和孪晶，往往会传播到制造半导体器件的“器件层”中。通常，缺陷发生的严重程度与Ⅲ-Ⅴ族半导体和Si衬底或Ⅳ族半导体和Si衬底之间的晶格失配量相关。附图说明本专利技术实施例的特征和优点将从所附权利要求、一个或多个示例实施例的以下具体实施方式和对应附图而变得显而易见，在附图中：图1-4描绘了常规层转移过程；图5-8描绘了本专利技术的实施例中利用单次光刻和单次构图步骤来制造异质沟道器件的过程；图9-15描绘了本专利技术实施例中用于垂直异质沟道器件制造的过程；并且图16-22描绘了本专利技术实施例中用于共轭栅极器件制造的过程。具体实施方式现在将参考附图，其中可以为类似结构提供类似的下标参考指示。为了更清晰地示出各实施例的结构，本文包括的附图是半导体/电路结构的图解表示。于是，例如，显微照片中所制造集成电路结构的实际外观可能显得不同，不过仍然结合了图示实施例的所主张结构。此外，附图可以仅示出对理解图示实施例有用的结构。可能不包括现有技术中已知的额外结构，以保持附图清晰。例如，未必示出了半导体器件的每个层。“实施例”、“各实施例”等表示这样描述的实施例可以包括特定特征、结构或特性，但并非每个实施例必然包括特定特征、结构或特性。一些实施例可以具有针对其它实施例描述的一些、全部特征或没有任何特征。“第一”、“第二”、“第三”等描述公共对象，指出正在指称的相似对象的不同实例。这样的形容词并不暗示这样描述的对象必须要在时间、空间、排列或任何其它方式上处于给定顺序。“连接”可以表示元件彼此直接物理或电接触，“耦合”可以表示元件彼此协作或交互作用，但它们可以直接物理或电接触或不接触。而且，尽管可能使用相似或相同数字在不同附图中指示相同或相似部分，但这样做并非表示包括相似或相同数字的所有图都构成单一或相同实施例。一种用于管理晶格失配的常规技术包括高宽比捕集(ART)。ART基于以特定角度向上传播的线位错。在ART中，在具有足够高高宽比的第一半导体(S1)中制造沟槽，使得位于沟槽中的第二半导体(S2)中的缺陷终止于沟槽的侧壁，终点以上的任何层都没有缺陷。沟槽可以包括或不包括阻挡部。管理晶格失配结构中的缺陷的另一种常规技术涉及沉积厚缓冲层(例如，0.5或更多微米厚)，缓冲层桥接S1衬底和相关层(例如，包括Ⅲ-Ⅴ族材料的S2器件层)之间的晶格常数差异。在这样的常规技术中，使用复杂的退火和组分梯度工艺在厚的缓冲层之内将缺陷“弯折”到彼此中，从而使缺陷湮没。许多厚缓冲层技术耗时很久，成本高昂，包括缓冲层不希望有的表面粗糙度，最低缺陷密度仍然很高。此外，随着缩放发展以及器件变得越来越小，可用于沟槽或阱的空间在变小。然而，缓冲层可能不容易缩放。因此，可能需要将缓冲层与ART结构耦合。尽管ART能够减小必要的过渡层/缓冲层厚度，但ART结构自身需要非常高的高宽比构图。随着缩放的进展，制造极高高宽比结构变得更加困难，因为可用于该结构(例如，沟槽)的空间对于更小器件而言受到限制。而且，尽管有一些族的材料具有非常类似的晶格常数(例如，锗和砷化镓)，但不使用缓冲层(或使用小缓冲层)通过异质方式将这些材料彼此集成在一起仍然仅取得有限的成功。除了基于ART和缓冲层的技术之外，可以通过层转移工艺解决晶格常数差异极大的材料的异质集成。然而，层转移也有缺点。例如，为了设计器件，需要自由度以访问被转移的供体层和/或接收供体层的接收层。图1有助于图示这个问题。在图1中，N层(具有大部分电子载流子)105在层间电介质(ILD)104(例如，ILD厚度可以薄到10nm或更小)上，ILD在P层(具有大部分空穴载流子)103上，P层在ILD102上，ILD102在另一层，例如衬底101(或某个其它层)上。于是，图1具有一个专用于P型器件的层(层103)和另一个专用于N型器件的层(层105)。然而，P层103现在被ILD104和转移层105覆盖，由此使得处理层103更困难(例如，在层103中形成开关器件，例如二极管和晶体管更困难)。例如，晶体管需要独立的源极、漏极和栅极控制。因此，如果晶体管位于掩埋层103中以及层105中，至少三个连接部或接触部必须要由金属互连(未示出)制成，到达用于N器件的转移层105，并通过转移层105，到达用于P器件的掩埋层或接收层103。然而，除非转移层被去激活，穿过层105的接触部可能在层105中在向层103中的P器件提供电力的路径上导致短路或其它电气问题。如图2所示，一种选择是在进行针对上层的层转移之前完成下方的器件层(包括本地互连的器件制造)。例如，在衬底210上形成P层203和ILD层202、204之后，可以形成接触部210以接近(access)P层203中的源极/漏极节点之一，接触部211可以被形成为用于P层203中的沟道的栅极，接触部212可以被形成为接近P层203中源极/漏极节点的另一个。然后，如图3所示，可以转移上方的N层205。在图4中，可以开始进行N器件形成，从而可以形成接触部213以接近N层205中的源极/漏极节点之一，可以将接触部214形成为用于N层205中沟道本文档来自技高网...

【技术保护点】
一种装置，包括：包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、源极和漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底的第二水平轴相交的P沟道、源极和漏极；对应于所述N沟道的第一栅极，所述第一栅极与所述第二水平轴相交；以及对应于所述P沟道的第二栅极，所述第二栅极与所述第一水平轴相交。

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：
包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的
第一水平轴相交的N沟道、源极和漏极；
包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底
的第二水平轴相交的P沟道、源极和漏极；
对应于所述N沟道的第一栅极，所述第一栅极与所述第二水平轴相交；
以及
对应于所述P沟道的第二栅极，所述第二栅极与所述第一水平轴相交。
2.根据权利要求1所述的装置，其中，所述N层和所述P层包括第一
材料和第二材料，所述第一材料和所述第二材料均选自于包括Ⅳ族、Ⅲ-Ⅴ
族和Ⅱ-Ⅵ族的组。
3.根据权利要求1所述的装置，其中，所述N层和所述P层彼此晶格
失配。
4.根据权利要求1所述的装置，其中，所述第一栅极在所述N沟道的
正上方和正下方，并且所述第二栅极在所述P沟道的正上方和正下方。
5.根据权利要求1所述的装置，其中，所述N层和所述P层中的至少
一个包括有组织的单晶晶格，所述N层和所述P层中的所述至少一个的底
表面直接接触氧化物的顶表面，并且所述氧化物在所述衬底与所述N层和
所述P层中的所述至少一个之间。
6.根据权利要求1所述的装置，其中，所述N层和所述P层中的至少
一个被转移到所述装置，并且不在所述装置上生长。
7.根据权利要求1所述的装置，包括与所述衬底正交的第一垂直轴以

\t及与所述衬底正交的第二垂直轴，所述第一垂直轴与所述第一栅极和所述N
沟道相交，所述第二垂直轴与所述第二栅极和所述P沟道相交。
8.根据权利要求1所述的装置，其中，绝缘体部分直接接触所述N层
和所述P层两者。
9.一种装置，包括：
包括NMOS器件的N层，所述NMOS器件具有全都与正交于衬底的
第一垂直轴相交的N沟道、第一源极和第一漏极；
包括PMOS器件的P层，所述PMOS器件具有全都与平行于衬底的第
二垂直轴相交的P沟道、第二源极和第二漏极；
环绕所述N沟道、直接接触第一绝缘层的第一栅极；
环绕所述P沟道、直接接触第二绝缘层的第二栅极；
直接接触所述第一绝缘层和所述P层的第一接触部；以及
直接接触所述第二绝缘层和所述N层的第二接触部。
10.根据权利要求9所述的装置，其中，所述第一源极和所述第一漏
极中的一个在所述第一绝缘层上方延伸，并且所述第一源极和所述第一漏
极中的另一个在所述第一绝缘层下方延伸。
11.根据权利要求10所述的装置，其中，所述第二源极和所述第二漏
极中的一个在所述第二绝缘层上方延伸，并且所述第二源极和所述第二漏
极中的另一个在所述第二绝缘层下方延伸。
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【专利技术属性】
技术研发人员：K·俊，P·莫罗，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US