封装结构及其制法制造技术

一种封装结构及其制法，先形成多个导电柱于一导体层上，再形成一绝缘层于该导体层与所述多个导电柱上，接着，移除该导体层的部分材质，使该导体层作为线路层，之后于该线路层上设置一电子元件，最后形成一包覆层以包覆该电子元件，所以通过单一线路层的设计，使该线路层结合电子元件，而该导电柱能结合焊球，以缩短信号传递路径。

【技术实现步骤摘要】

本专利技术涉及一种封装结构，特别涉及一种单层线路层的封装结构及其制法。
技术介绍
随着半导体封装技术的演进，于智能型手机、平板、网络、笔记本计算机等产品中，半导体装置(Semiconductordevice)已开发出不同的封装型态，例如，球栅数组式(Ballgridarray，简称BGA)、四方扁平式半导体封装件(Quad-FlatPackage，简称QFP)或四方扁平无引脚式(QuadFlatNonleadPackage，简称QFN)半导体封装件等。如第1A图所示，公知QFP封装结构1包括：承载座10、位于该承载座10周围的多个引脚11、黏接至该承载座10上并以多个焊线120电性连接该引脚11的电子元件12、以及包覆该电子元件12、承载座10、焊线120及引脚11的如封装胶体的绝缘层13，且该引脚11凸伸出该绝缘层13。然而，公知QFP封装结构1的制法中，该承载座10与该些引脚11是来自于导线架，所以无法任意布线，亦即限制线路与接点的设计。例如，公知导线架的一排引脚11的总长约占有400um，该承载座10的总长约占有125um，所以已限制该引脚11的I/O数量与长度(pitch)。再者，于进行封装时，受限于该导线架的固定尺寸与该焊线120的高度，所以公知QFP封装结构1的整体厚度较厚，且难以薄化。又，公知QFP封装结构1中，受限于该导线架的设计，导致其引脚11的数量少，亦即接点数量少，因而难以实现高接点数量与薄型化的需求。如第1B图所示，公知BGA封装结构1’能在相同单位面积的封装基板上容纳更多输入/输出接点(I/Oconnection)以符合高度集积化(Integration)的芯片所需。所述的封装结构1’包括：于上侧10a与下侧10b具有一线路层11a,11b的一承载板10’、设于该承载板10’上侧10a并以多个导电凸块120’电性连接该线路层11a的电子元件12、包覆该些导电凸块120’的如底胶的绝缘层13、以及设于该承载板10’下侧10b的线路层11b上的多个如焊球的导电元件14，且该承载板10’中具有电性连接该线路层11a,11b的导电柱100。因此，该电子元件12是以打线接合(wrebonding)或倒装芯片接合(Flipchip)方式电性连接该承载板10’，再于该承载板10’下侧10b的线路层11b植设导电元件14而进行电性外接，以达到高脚数的目的。惟，公知BGA封装结构1’中，于更高频使用时或高速操作时，因信号传递路径过长(即导电元件14、线路层11a,11b与导电柱100)而无法提升电性表现，以致于该封装结构1’的效能有所限制。再者，公知BGA封装结构1’需制作至少两层线路层11a,11b与导电柱100(如钻孔工艺，且于导通孔内镀上铜材，以作为层与层间的连接)，所以整体结构不仅难以符合薄化需求，且因生产工艺复杂、流程长而难以降低制造成本。又，公知BGA封装结构1’因需制作较多的连接接口(如两线路层11a,11b与导电柱100之间)，且需使用各层材质不相同的复合式承载板10’，所以不仅容易发生分层，且大幅增加制造成本。另外，因该承载板10’是由多层(多种原材料组成)热膨胀系数(thermalexpansioncoefficient，简称CTE)与电性特质不匹配的复合式材质所构成，特别是材料间的CTE不匹配，所以于工艺中容易发生翘曲。因此，如何避免公知技术中的种种缺失，实已成为目前亟欲解决的课题。
技术实现思路
鉴于上述公知技术的种种缺失，本专利技术提供一种封装结构，包括：一绝缘层，具有相对的第一表面与第二表面；多个导电柱，嵌埋于该绝缘层中且其端面外露于该绝缘层的第一表面；一线路层，嵌设于该绝缘层的第二表面上并电性连接该些导电柱；至少一电子元件，设于该线路层上并电性连接该线路层；以及一包覆层，形成于该线路层与该绝缘层的第二表面上并包覆该电子元件。在本专利技术的封装结构的一个实施方式中，该线路层供电性连接该电子元件，且该导电柱的端面定义为外接垫。在本专利技术的封装结构的另一个实施方式中，该导电柱的端面齐平该绝缘层的第一表面。在本专利技术的封装结构的另一个实施方式中，该电子元件为主动元件、被动元件或其二者组合。在本专利技术的封装结构的另一个实施方式中，该电子元件以倒装芯片方式电性连接该线路层。在本专利技术的封装结构的另一个实施方式中，所述封装结构还包括多个导电元件，形成于该绝缘层的第一表面上并电性连接所述多个导电柱。本专利技术还提供一种封装结构的制法，包括：形成多个导电柱于一导体层上；形成一绝缘层于该导体层与该些导电柱上，其中，该绝缘层具有相对的第一表面与第二表面，且令该些导电柱的端面外露于该绝缘层的第一表面；移除该导体层的部分材质，使该导体层作为线路层；于该线路层上设置至少一电子元件，且该电子元件电性连接该线路层；以及于该线路层与该绝缘层的第二表面上形成一包覆层，使该包覆层包覆该电子元件。本专利技术另提供一种封装结构的制法，包括：形成多个导电柱于一导体层上；形成一绝缘层于该导体层与该些导电柱上，并使该绝缘层完全包覆该些导电柱，其中，该绝缘层具有相对的第一表面与第二表面；移除部分的绝缘层，令该些导电柱的端面外露于该绝缘层的第一表面；移除该导体层的部分材质，使该导体层作为线路层；于该线路层上设置至少一电子元件，且该电子元件电性连接该线路层；以及于该线路层与该绝缘层的第二表面上形成一包覆层，使该包覆层包覆该电子元件。在本专利技术的封装结构的制法的一个实施方式中，该线路层供电性连接该电子元件，且该导电柱的端面定义为外接垫。在本专利技术的封装结构的制法的另一个实施方式中，该导电柱的端面齐平该绝缘层的第一表面。在本专利技术的封装结构的制法的另一个实施方式中，该电子元件为主动元件、被动元件或其二者组合。在本专利技术的封装结构的制法的另一个实施方式中，该电子元件以倒装芯片方式电性连接该线路层。在本专利技术的封装结构的制法的另一个实施方式中，还包括形成多个导电元件于该绝缘层的第一表面上，且所述多个导电元件电性连接所述多个导电柱。由上可知，本专利技术封装结构及其制法，通过仅需制作一层线路层，且以该导电柱作外接垫的设计，使该线路层结合电子元件，而导电柱结合焊球，以缩短信号传递路径，因而能减少信号损失，所以能提升电气特性。再者，本专利技术封装结构通过将多个导电柱形成于单一线路层上的设计，使该些导电柱的端面作外接垫，因而无需制作另一层线本文档来自技高网...

【技术保护点】
一种封装结构，其特征在于，该封装结构包括：一绝缘层，具有相对的第一表面与第二表面；多个导电柱，嵌埋于该绝缘层中且其端面外露于该绝缘层的第一表面；一线路层，嵌设于该绝缘层的第二表面上并电性连接所述多个导电柱；至少一电子元件，设于该线路层上并电性连接该线路层；以及一包覆层，形成于该线路层与该绝缘层的第二表面上并包覆该电子元件。

【技术特征摘要】
1.一种封装结构，其特征在于，该封装结构包括：
一绝缘层，具有相对的第一表面与第二表面；
多个导电柱，嵌埋于该绝缘层中且其端面外露于该绝缘层的第一表面；
一线路层，嵌设于该绝缘层的第二表面上并电性连接所述多个导电柱；
至少一电子元件，设于该线路层上并电性连接该线路层；以及
一包覆层，形成于该线路层与该绝缘层的第二表面上并包覆该电子元
件。
2.如权利要求1所述的封装结构，其特征在于，该线路层供电性连接该
电子元件，且该导电柱的端面定义为外接垫。
3.如权利要求1所述的封装结构，其特征在于，该导电柱的端面齐平该
绝缘层的第一表面。
4.如权利要求1所述的封装结构，其特征在于，该电子元件为主动元件、
被动元件或其二者组合。
5.如权利要求1所述的封装结构，其特征在于，该电子元件以倒装芯片
方式电性连接该线路层。
6.如权利要求1所述的封装结构，其特征在于，所述封装结构还包括多
个导电元件，形成于该绝缘层的第一表面上并电性连接所述多个导电柱。
7.一种封装结构的制法，其特征在于，包括：
形成多个导电柱于一导体层上；
形成一绝缘层于该导体层与所述多个导电柱上，其中，该绝缘层具有相
对的第一表面与第二表面，且令所述多个导电柱的端面外露于该绝缘层的第
一表面；
移除该导体层的部分材质，使该导体层作为线路层；
于该线路层上设置至少一电子元件，且该电子元...

【专利技术属性】
技术研发人员：许诗滨，吴唐仪，
申请(专利权)人：恒劲科技股份有限公司，
类型：发明
国别省市：中国台湾;71