一种浮栅存储器及其制备和控制方法技术

本发明专利技术属于存储器技术领域，具体为一种浮栅存储器及其制备方法和控制方法。本发明专利技术浮栅存储器包括：衬底，位于衬底上的二维材料层，位于二维材料层两侧的源极和漏极，位于二维材料层上的浮栅堆叠（包括隧穿氧化层和电荷俘获层），位于所述浮栅堆叠上的控制栅堆叠（包括栅氧化层和控制栅）。将所述控制栅和所述源极接地，对所述漏极施加编程电压，或者，将所述控制栅和所述漏极接地，对所述源极施加编程电压，浮栅存储器以忆阻器模式运行。本发明专利技术将浮栅存储器技术与二维材料相结合，制备出可运行在多模式下的二维浮栅存储器，实现器件的性能优化，并且通过调控栅压来控制沟道区载流子的浓度，实现器件多级阻态的精密控制。

【技术实现步骤摘要】


本专利技术属于存储器
，具体涉及一种浮栅存储器及其制备方法和控制方法。

技术介绍

随着半导体器件特征尺寸的进一步等比例缩小，传统的半导体器件将达到尺寸的极限。为进一步提高器件的性能，技术人员开始对新结构，新材料，新工艺进行积极的探索。近年来，二维半导体材料凭借其新颖的物理化学性质成为一个全球科学研究热点。2010年，物理诺贝尔奖涉及的石墨烯就是一种只有原子厚度的二维导电材料，其在各个领域的研究和应用至今方兴未艾。随着石墨烯的发现，二硫化钼，二硫化钨，黑磷等二维材料由于结构与石墨烯类似，又重新成为研究焦点。以二硫化钨为例，单层结构的材料，除了表现出高的迁移率、高开关比等优异电学性质外，更重要的是它还具有石墨烯所不具备的~1.9eV的带隙。这些新发现的二维材料体系可以很好的应用到下一代半导体器件中。传统的浮栅存储器是与当下先进的硅基CMOS工艺相兼容的成熟工艺，但是，二维材料作为一个新兴的研究领域，许多工艺技术特征还不够完善。
忆阻器（Memristor）是独立于电阻、电容和电感之外的第四种基本电路元素，利用其独特的电阻记忆功能，可以在单个器件单元内同时实现多进制运算和多位存储功能。但是，当下基于忆阻器的理论机理研究仍处于探索阶段。

技术实现思路

本专利技术的目的在于提出一种性能优良，能够实现器件多级阻态的精密控制的浮栅存储器以及制备方法和控制方法。
本专利技术提供的浮栅存储器，包括：
衬底；
二维材料层，位于所述衬底上；
源极和漏极，位于所述二维材料层两侧；
>浮栅堆叠，包括隧穿氧化层和电荷俘获层，所述隧穿氧化层位于所述二维材料层上，所述电荷俘获层位于所述隧穿氧化层上；以及，
控制栅堆叠，包括栅氧化层和控制栅，所述栅氧化层位于所述电荷俘获层上，所述控制栅位于所述栅氧化层上。
优选地，所述二维材料为二硫化钼、二硫化钨或黑磷。
优选地，所述隧穿氧化层和栅氧化层材料为氧化铝。
优选地，所述电荷俘获层材料为氧化铪。
优选地，所述电荷俘获层厚度为4-10nm，优选4-5nm。
本专利技术还提供上述浮栅存储器的制备方法，具体步骤为：
提供衬底；
在所述衬底上形成二维材料层；
在所述二维材料层两侧形成源极和漏极；
在所述二维材料层上形成浮栅堆叠，浮栅堆叠包括隧穿氧化层和电荷俘获层，其中所述隧穿氧化层形成于所述二维材料层上，所述电荷俘获层形成于所述隧穿氧化层上；以及，
在所述浮栅堆叠上形成控制栅堆叠，控制栅堆叠包括栅氧化层和控制栅，其中，所述栅氧化层形成于所述电荷俘获层上，所述控制栅形成于所述栅氧化层上。
优选地，所述二维材料层为二硫化钼、二硫化钨或黑磷。
优选地，采用原子层沉积方法采用原子层沉积方法形成隧穿氧化层、电荷俘获层和栅氧化层。
本专利技术还提供上述浮栅存储器控制方法，所述浮栅存储器包括衬底、源极、漏极、隧穿氧化层、电荷俘获层、栅氧化层以及控制栅，将所述控制栅和所述源极接地，对所述漏极施加编程电压，或者将所述控制栅和所述漏极接地，对所述源极施加编程电压，所述浮栅存储器以忆阻器模式运行。
优选地，将所述控制栅和所述漏极接地，对所述源极施加直流编程电压，当对所述漏极施加正向电压时，位于所述电荷俘获层中的电子，通过隧穿的方式向所述二维材料层注入，达到一定阈值后，所述浮栅存储器由高阻态转变至低阻态；当对所述漏极施加负向电压时，电子从所述漏极向所述电荷俘获层注入，电子被俘获，所述浮栅存储器由低阻态转变至高阻态。
基于忆阻器的理论机理研究目前仍处于探索阶段，而对于浮栅存储器的机理研究已经比较成熟。二维材料作为一个新兴的研究领域，许多工艺技术特征还不够完善。本专利技术将比较成熟的浮栅存储器技术与二维材料相结合，制备出可运行在多模式下的二维浮栅存储器，可以比较系统的实现器件的性能优化，并且，通过调控栅压来控制沟道区载流子的浓度，可以实现器件多级阻态的精密控制，对于构建基于二维材料体系的电子元器件及集成电路研究具有重要意义。
附图说明
图1是浮栅存储器的结构示意图。
图2是对浮栅存储器制备方法进行表示的流程图。
图3是形成二维材料层后的器件结构示意图。
图4是形成源极和漏极后的器件结构示意图。
图5是形成栅氧化层后的器件结构示意图。
图6是形成控制栅后的器件结构示意图。
图7是以忆阻器模式运行浮栅存储器时各端口连接示意图。
具体实施方式
以下将参照附图详细描述本专利技术的实施例，在各个附图中，相同的元件采用类似的附图标记来表示。以下所述实施例是示例性的，为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，这些仅仅是示例，旨在解释本专利技术而不能理解为对本专利技术的限制。此外，本专利技术提供了各种特定的工艺和材料的例子，但是正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，器件的各部分均可采用本领域公知的工艺和材料实现。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括其它的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
根据本专利技术的一方面，提供一种浮栅存储器，如图1所示，包括：
衬底100；二维材料层102，位于衬底100上；源极103和漏极104，位于二维材料层102两侧；浮栅堆叠，位于所述二维材料层102上，包括隧穿氧化层105和电荷俘获层106，其中隧穿氧化层105位于二维材料层102上，电荷俘获层106位于隧穿氧化层105上。控制栅堆叠，位于浮栅堆叠上，包括栅氧化层107和控制栅108，其中，栅氧化层107位于电荷俘获层106上，所述控制栅108位于栅氧化层107上。
其中，衬底100为半导体衬底，例如，单晶硅、单晶锗、单晶锗硅、多晶硅、多晶锗硅、绝缘层上硅衬底、绝缘层上锗衬底、GaAs衬底、InAs衬底、InSb衬底、GaSb衬底等。优选为单晶硅衬底。
二维材料层102为二硫化钼、二硫化钨、黑磷等，厚度优选为1~3个原子层，隧穿氧化层105为氧化铝，厚度优选为5nm，栅氧化层107为氧化铝，厚度优选为20nm~30nm，当然也可以是TiO2、ITO、SiO2等介电薄膜材料或二维材料等，电荷俘获层106例如可以为氧化铪，厚度优选为5nm，当然也可以是其他高k材料。
源极103、漏极104及控制栅108可以为金属、金属叠层或多晶硅或其他合适的材料，或它们的组合。本专利技术的一个实施例中采用铬金叠层。
根据本专利技术的另一方面，提供一种浮栅存储器制备方法，如图2所示，包括如下步骤：
步骤S1，提供衬底100。衬底100为半导体衬底，例如，单晶硅、单晶锗、单晶锗硅、多晶硅、多晶锗硅、绝缘层上硅衬底、绝缘层上锗衬底、GaAs衬底、InAs衬底、InSb衬底、GaSb衬底等。优选为单晶硅衬底。在本专利技术的一个实施例中，采用热生长一定厚度，例如200nm的氧化硅101的高掺杂单晶硅衬底100。
步骤S2，二维材料层形成步骤。首先，采用标准光学光刻工艺，曝光出标记图形，用物理气相淀积（PVD）方法在其表面蒸镀约50nm厚度的金属金，在金和衬底之间插入一层约5纳米的金属钛作为粘附层材料。去胶后获得对准标记的图形以便后续套刻使用。其本文档来自技高网...

【技术保护点】
一种浮栅存储器，其特征在于，包括：衬底；二维材料层，位于所述衬底上；源极和漏极，位于所述二维材料层两侧；浮栅堆叠，包括隧穿氧化层和电荷俘获层，所述隧穿氧化层位于所述二维材料层上，所述电荷俘获层位于所述隧穿氧化层上；以及，控制栅堆叠，包括栅氧化层和控制栅，所述栅氧化层位于所述电荷俘获层上，所述控制栅位于所述栅氧化层上。

【技术特征摘要】
1.一种浮栅存储器，其特征在于，包括：
衬底；
二维材料层，位于所述衬底上；
源极和漏极，位于所述二维材料层两侧；
浮栅堆叠，包括隧穿氧化层和电荷俘获层，所述隧穿氧化层位于所述二维材料层上，所述电荷俘获层位于所述隧穿氧化层上；以及，
控制栅堆叠，包括栅氧化层和控制栅，所述栅氧化层位于所述电荷俘获层上，所述控制栅位于所述栅氧化层上。
2.根据权利要求1所述的浮栅存储器，其特征在于，所述二维材料为二硫化钼、二硫化钨或黑磷。
3.根据权利要求1或2所述的浮栅存储器，其特征在于，所述隧穿氧化层和栅氧化层材料为氧化铝。
4.根据权利要求3所述的浮栅存储器，其特征在于，所述电荷俘获层材料为氧化铪。
5.根据权利要求1或4所述的浮栅存储器，其特征在于，所述电荷俘获层厚度为4-10nm。
6.一种如权利要求1-5之一所述浮栅存储器的制备方法，其特征在于，具体步骤为：
提供衬底；
在所述衬底上形成二维材料层；
在所述二维材料层两侧形成源极和漏极；
在所述二维材料层上形成浮栅堆叠，浮栅堆叠包括隧穿氧化层和电荷俘获层，其中所述隧穿氧化层形成于所述二维材料层上，...

【专利技术属性】
技术研发人员：陈琳，戴亚伟，郑亮，孙清清，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31