制造表面贴装半导体器件的封装的方法及半导体器件技术

一种用于制造表面贴装半导体器件的封装的方法及半导体器件，其包括半导体材料主体和包括多个接触端子的引线框架。所述多个接触端子电连接到所述半导体主体。所述接触端子由烧结材料制成。

【技术实现步骤摘要】
优先权声明本申请要求2014年12月24日提交的申请号为TO2014A001106的意大利专利申请的优先权，所述申请的全部内容在法律允许最大范围内通过引用合并于此。
本专利技术涉及用于制造表面贴装半导体器件的封装的方法以及相应的半导体器件。
技术介绍
半导体器件，如集成电路和微电子机械系统(MEMS)器件密封在相应封装内，所述封装执行保护功能及与外部世界的交互功能。例如，现有的已知封装能够在印刷电路板(PCB)上实现所谓的表面贴装。更详细地，例如表面贴装封装包括所谓的“方形扁平无引线”(QFN)类型封装，也称为“微型引线框架”(MLF)或“小外形无引线”(SON)封装。例如关于QFN类型封装通常包括树脂区，树脂区内部是引线框架，引线框架依次形成至少一排端子，所述端子从封装底表面暴露出来和/或延伸出来。专利技术人为费利克斯(Felix)等人的公开号为2005/0116321的美国专利申请描述了包含引线框架的封装的制造方法示例，所述专利申请的全部内容通过引用合并于此。传统上，引线框架被制成带材，随后在制造过程中使用这些带材。因此，尽管现在从引线框架带材开始生产封装的技术比较稳定，但是这些技术仍然相对成本昂贵。此外，利用这些技术获得的封装相对较重。半导体器件封装需要至少部分地克服现有技术的缺陷。
技术实现思路
表面贴装电子器件包括半导体材料主体和引线框架，所述引线框架包括电连接到所述半导体材料主体的多个接触端子。所述多个接触端子由烧结材料制成。在一个实施例中，所述引线框架包括布置在绝缘区的多个焊盘和多个迹线。所述多个迹线中的每个迹线将对应的焊盘电连接到所述多个接触端子中的对应的接触端子。在一个可选实施例中，所述表面贴装电子器件包括裸片焊盘，并且所述半导体材料主体布置在所述裸片焊盘上并通过焊线电连接到所述多个接触端子。制造表面贴装电子器件的方法包括在支承结构上形成由可烧结材料制成的多个预置触点区。将包括半导体主体的芯片机械地耦合到所述支承结构。烧结所述可烧结材料，使得每个预置触点区形成对应的烧结预置触点。附图说明为了更好地理解本专利技术，现在参照附图并且仅以非限定的实例的方式描述本专利技术的优选实施例，其中：图1至图3为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的截面图；图4、图5和图7为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的顶视图；图6为沿图5中示出的剖面线VI-VI绘制的图5所示中间结构的部分横截面的示意图；图8A为所述制造方法的实施例的处理步骤中的中间结构的部分的侧视示意图；图8B为图8A所示的同一步骤中的中间结构的部分的示意性的顶视图；图9和图10为所述制造方法的实施例的连续处理步骤中的中间结构的各部分的侧视示意图；图11至图14为所述制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的截面图；图15和图16为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的顶视图；图17和图18为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的顶视图；图19至图25为所述制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的截面图；图26和图34为半导体器件的示意性的截面图；图27和图28为所述制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的截面图；图29和图30为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的顶视图；图31为三维电子结构的示意性的截面图；图32和图33为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的顶视图；以及图35和图36为本专利技术制造方法的实施例的连续处理步骤中的中间结构的各部分的示意性的顶视图。具体实施方式图1示出了水溶性支承结构2，其包括第一层4和第二层6，在下文中分别称为第一支承层4和第二支承层6。各示意图都不是按比例绘制的。第一支承层4和第二支承层6布置为彼此接触并形成已知类型的粘合带。第一支承层4例如由聚乙酸乙烯酯(PVA)或聚乙烯吡咯烷酮(PVP)的薄膜形成，其厚度例如可以介于10μm和30μm之间。第二支承层6例如由可溶于水的压敏粘附膜(PSA膜)形成，其厚度可以介于20μm和30μm之间。更具体地，第二支承层6例如可以由包含聚乙酸乙烯酯和硅酸钠混合物的凝胶形成。如图1所示，按照本专利技术制造方法，支承结构2机械地耦合到作为加强构件的板8，板8例如由钢制成并且厚度例如可以介于0.2mm和0.5mm之间。更具体地，支承结构2是叠层结构；即支承结构2以使第二支承层6接触板8的方式地布置在板8上。为了消除在加热第二支承层6后可能产生的气泡，例如在压力5bar、温度200℃的增压炉中实现叠层结构。这样，由于第二支承层6的粘合作用，第一支承层4粘附到板8，如图2所示。因而形成组件10，即中间结构，其厚度例如可以介于0.23mm和0.56mm之间。接下来，如图3所示，像例如通过紫外线照射固化的丙烯酸粘胶树脂的介电材料制成的第三层12形成在第一支承层4的顶部。可以采用已知方法形成第三层12，例如通过丝网印刷和后续固化的方法。此外，第三层12的厚度可以介于10μm和30μm之间。另外，如图4所示，第三层12形成多个介电区。特别地，如图4所示，第一介电区14和第二介电区16在下文中分别称为第一基区14和第二基区16。通常，第一基区14和第二基区16彼此相同。第一基区14和第二基区16彼此物理分离并横向交错布置。此外，在顶视图中，第一基区14和第二基区16中的每个基区形状都类似邮票；也就是具有矩形或方形的主体(分别标识为15和17)，从矩形或方形周边向外延伸有多个齿部，即突出部分，各齿部也是矩形或方形。在图4中，第一基区14的齿部标识为19，而第二基区16的齿部标识为21。所述齿部依次限定多个凹槽，所述凹槽在顶部处打开并在底部处由第一支承层4界定。在图4中，第一基区14限定的凹槽标识为23，而第二基区16限定的凹槽标识为25。为了简便起见，除非特别说明，通过描述包括第一基区14的中间结构10的各部分来描述本专利技术制造方法的操作步骤。如图5所示，随后形成导电类型的多个预置触点区30、多个预置迹本文档来自技高网...

【技术保护点】
一种表面贴装电子器件，包括：半导体材料主体；以及引线框架，包括电连接到所述半导体材料主体的多个接触端子；以及其中所述多个接触端子由烧结材料形成。

【技术特征摘要】
2014.12.24 IT TO2014A0011061.一种表面贴装电子器件，包括：
半导体材料主体；以及
引线框架，包括电连接到所述半导体材料主体的多个接触端子；
以及
其中所述多个接触端子由烧结材料形成。
2.根据权利要求1所述的表面贴装电子器件，还包括：
由底表面界定的封装；以及
其中所述多个接触端子延伸到所述底表面。
3.根据权利要求2所述的表面贴装电子器件，其中：
所述封装还由至少一个侧表面界定；以及
所述多个接触端子延伸到所述至少一个侧表面。
4.根据权利要求2所述的表面贴装电子器件，其中：
所述封装还包括绝缘区和封装介电区，所述封装介电区覆盖在
所述半导体材料主体、所述绝缘区和至少部分所述引线框架上；
所述绝缘区形成界定相邻凹槽的多个横向齿部；以及
所述多个接触端子中的每个接触端子都延伸到对应的凹槽中并
部分地覆盖在所述绝缘区上。
5.根据权利要求4所述的表面贴装电子器件，其中所述引线框
架包括布置在所述绝缘区上的多个焊盘和多个迹线，所述多个迹线
中的每个迹线将对应的焊盘电连接到所述多个接触端子中的对应的
接触端子。
6.根据权利要求1所述的表面贴装电子器件，还包括裸片焊盘，
所述半导体材料主体布置在所述裸片焊盘上并通过焊线电连接到所
述多个接触端子。
7.根据权利要求6所述的表面贴装电子器件，还包括封装，所
述封装包括绝缘区和封装介电区，所述封装介电区覆盖在所述半导
体材料主体、所述绝缘区和至少部分所述引线框架上，并且其中：
所述绝缘区形成界定相邻凹槽的多个横向齿部；以及
所述多个接触端子中的每个接触端子都延伸到对应的凹槽中并
部分地覆盖在所述绝缘区上。
8.根据权利要求7所述的表面贴装电子器件，其中封装介电区
形成所述封装的前表面，并且其中所述多个接触端子延伸到所述前
表面。
9.根据权利要求1所述的表面贴装电子器件，其中所述多个接
触端子中的每个接触端子都具有底表面，并且所述表面贴装电子器
件还包括：
由底表面界定的封装，所述多个接触端子中的每个接触端子的
...

【专利技术属性】
技术研发人员：F·V·丰塔纳，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利;IT