一种用于单粒子加固FPGA的多阈值非对称配置存储器制造技术

一种用于单粒子加固FPGA的多阈值非对称配置存储器。本发明专利技术的配置存储器使用多个不等阈值与不同宽长比沟道的MOS管以及上拉作用的PMOS管，其电路、版图、工艺参数三方面的不对称，实现了配置存储器在FPGA上电之后与清零之前的初始状态全部为“0”。本发明专利技术的配置存储器由8个PMOS管和8个NMOS管组成。其中8个PMOS管，有2个阈值较高且宽长比更小，以及有两组分别采用了2个PMOS管构成两个上拉作用电路；另外8个NMOS管，有2个阈值较高且宽长比更小。本发明专利技术的配置存储器具有多阈值非对称的特性，上电后的配置存储器具有确定的初始值，避免互连矩阵产生“1”和“0”的竞争路径，有效消除FPGA的上电浪涌电流。

【技术实现步骤摘要】

本专利技术涉及一种用于单粒子加固FPGA的多阈值非对称配置存储器，是一种消除FPGA上电浪涌电流的配置存储器，属于集成电路领域。
技术介绍
现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。但SRAM单元上电后的初始逻辑状态随机为“0”或“1”，这导致FPGA器件上电完成后配置数据加载之前内部逻辑混乱，内部的逻辑冲突导致FPGA需要消耗很大的电流，称为上电浪涌电流。上电浪涌电流的存在极大的影响了FPGA的使用。
技术实现思路
本专利技术解决的技术问题为：克服现有技术不足，提供一种用于单粒子加固FPGA的配置存储器，通过在工艺上使MOS管的阈值不同，在版图上修改使MOS管的宽长比不同，在电路功能上使用PMOS管的上拉作用，综合实现配置存储器在上电过程的内部不对称，固定了上电后的输出逻辑电平，有效消除上电浪涌电流。本专利技术的技术方案为：一种用于单粒子加固FPGA的多阈值非对称配置存储器，包括PMOS管M1，PMOS管M2，PMOS管M3，PMOS管M4，NMOS管M5，NMOS管M6，NMOS管M7，NMOS管M8，NMOS管M9，NMOS管M10，NMOS管M11，NMOS管M12，还包括：PMOS管M13,PMOS管M14,PMOS管M15,PMOS管M16；PMOS管M1的栅极连接PMOS管M4的漏极、NMOS管M7的漏极、NMOS管M8的漏极和NMOS管M11的漏极，PMOS管M1的源极连接电源，PMOS管M1的漏极连接PMOS管M2的栅极、NMOS管M5的漏极、NMOS管M8的栅极和NMOS管M12的漏极；PMOS管M2的栅极连接PMOS管M1的漏极、NMOS管M5的漏极、NMOS管M8的栅极和NMOS管M12的漏极，PMOS管M2的源极连接电源，PMOS管M2的漏极连接PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z；PMOS管M3的栅极连接PMOS管M2的漏极、NMOS管M5的栅极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z，PMOS管M3的源极连接电源，PMOS管M3的漏极连接PMOS管M4的栅极、NMOS管M6的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN；PMOS管M4的栅极连接PMOS管M3的漏极、NMOS管M6的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN，PMOS管M4的源极连接电源，PMOS管M4的漏极连接PMOS管M1的栅极、NMOS管M7的栅极、NMOS管M8的漏极和NMOS管M11的漏极；NMOS管M5的栅极连接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z，NMOS管M5的源极接地，NMOS管M5的漏极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M8的栅极和NMOS管M12的漏极；NMOS管M6的栅极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN，NMOS管M6的源极接地，NMOS管M6的漏极连接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M9的漏极和输出端Z；NMOS管M7的栅极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M8的漏极和NMOS管M11的漏极，NMOS管M7的源极接地，NMOS管M7的漏极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M6的栅极、NMOS管M10的漏极和输出端ZN；NMOS管M8的栅极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M5的漏极和NMOS管M12的漏极，NMOS管M8的源极接地，NMOS管M8的漏极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M7的栅极和NMOS管M11的漏极；NMOS管M9的栅极连接字线WL，NMOS管M9的源极连接位线R，NMOS管M9的漏极连接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M6的漏极和输出端Z；NMOS管M10的栅极连接字线WL，NMOS管M10的源极连接位线RN，NMOS管M10的漏极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M6的栅极、NMOS管M7的漏极和输出端ZN；NMOS管M11的栅极连接字线WL，NMOS管M11的源极连接位线R，NMOS管M11的漏极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M7的栅极和NMOS管M8的漏极；NMOS管M12的栅极连接字线WL，NMOS管M12的源极连接位线RN，NMOS管M12的漏极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M5的漏极和NMOS管M8的栅极；PMOS管M13的栅极接地，PMOS管M13的源级连接电源，PMOS管M13的漏极连接PMOS管M14的漏极；PMOS管M14的栅极接地，PMOS管M14的源极接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极和NMOS管M6的漏极，PMOS管M14的漏极连接PMOS管M13地漏极；PMOS管M15的栅极接地，PMOS管M15的源极连接电源，PMOS管M15的漏极连接PMOS管M16的漏极；PMOS管M16的栅极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M7的栅极和NMOS管M8的漏极，PMOS管M16的源极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M6的栅极和NMOS管M7的漏极，PMOS管M16的漏极连接PMOS管M15的漏极；所述配置存储器具有三个输入端，分别是字线WL，位线R和RN；两个输出端，分别是输出端口Z和ZN；若字线WL置“1”，则通过位线R和RN给配置存储器进行数据写入，若对字线WL置“0”，配置存储器则保存之前写入的数据；输出端口Z一直读出M5栅极的电平，输出端ZN口一直读出M6栅极的电平。PMOS管M2比PMOS管M1的阈值更高，宽长比更小；PMOS管M2比PMOS管M3的阈值更高，宽长比更小；PMOS管M4比P本文档来自技高网...

【技术保护点】
一种用于单粒子加固FPGA的多阈值非对称配置存储器，包括PMOS管M1，PMOS管M2，PMOS管M3，PMOS管M4，NMOS管M5，NMOS管M6，NMOS管M7，NMOS管M8，NMOS管M9，NMOS管M10，NMOS管M11，NMOS管M12，其特征在于还包括：PMOS管M13,PMOS管M14,PMOS管M15,PMOS管M16；PMOS管M1的栅极连接PMOS管M4的漏极、NMOS管M7的漏极、NMOS管M8的漏极和NMOS管M11的漏极，PMOS管M1的源极连接电源，PMOS管M1的漏极连接PMOS管M2的栅极、NMOS管M5的漏极、NMOS管M8的栅极和NMOS管M12的漏极；PMOS管M2的栅极连接PMOS管M1的漏极、NMOS管M5的漏极、NMOS管M8的栅极和NMOS管M12的漏极，PMOS管M2的源极连接电源，PMOS管M2的漏极连接PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z；PMOS管M3的栅极连接PMOS管M2的漏极、NMOS管M5的栅极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z，PMOS管M3的源极连接电源，PMOS管M3的漏极连接PMOS管M4的栅极、NMOS管M6的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN；PMOS管M4的栅极连接PMOS管M3的漏极、NMOS管M6的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN，PMOS管M4的源极连接电源，PMOS管M4的漏极连接PMOS管M1的栅极、NMOS管M7的栅极、NMOS管M8的漏极和NMOS管M11的漏极；NMOS管M5的栅极连接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z，NMOS管M5的源极接地，NMOS管M5的漏极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M8的栅极和NMOS管M12的漏极；NMOS管M6的栅极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN，NMOS管M6的源极接地，NMOS管M6的漏极连接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M9的漏极和输出端Z；NMOS管M7的栅极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M8的漏极和NMOS管M11的漏极，NMOS管M7的源极接地，NMOS管M7的漏极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M6的栅极、NMOS管M10的漏极和输出端ZN；NMOS管M8的栅极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M5的漏极和NMOS管M12的漏极，NMOS管M8的源极接地，NMOS管M8的漏极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M7的栅极和NMOS管M11的漏极；NMOS管M9的栅极连接字线WL，NMOS管M9的源极连接位线R，NMOS管M9的漏极连接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M6的漏极和输出端Z；NMOS管M10的栅极连接字线WL，NMOS管M10的源极连接位线RN，NMOS管M10的漏极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M6的栅极、NMOS管M7的漏极和输出端ZN；NMOS管M11的栅极连接字线WL，NMOS管M11的源极连接位线R，NMOS管M11的漏极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M7的栅极和NMOS管M8的漏极；NMOS管M12的栅极连接字线WL，NMOS管M12的源极连接位线RN，NMOS管M12的漏极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M5的漏极和NMOS管M8的栅极；PMOS管M13的栅极接地，PMOS管M13的源级连接电源，PMOS管M13的漏极连接PMOS管M14的漏极；PMOS管M14的栅极接地，PMOS管M14的源极接PMOS管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极和NMOS管M6的漏极，PMOS管M14的漏极连接PMOS管M13地漏极；PMOS管M15的栅极接地，PMOS管M15的源极连接电源，PMOS管M15的漏极连接PMOS管M16的漏极；PMOS管M16的栅极连接PMOS管M1的栅极、PMOS管M4的漏极、NMOS管M7的栅极和NMOS管M8的漏极，PMOS管M16的源极连接PMOS管M3的漏极、PMOS管M4的栅极、NMOS管M6的栅极和NMOS管M7的漏极，PMOS管M16的漏极连接PMOS管M15的漏极；所述配置存储器具有三个输入端，分别是字线WL，位线R和RN；两个输出端，分别是输出端...

【技术特征摘要】
1.一种用于单粒子加固FPGA的多阈值非对称配置存储器，包括PMOS
管M1，PMOS管M2，PMOS管M3，PMOS管M4，NMOS管M5，NMOS
管M6，NMOS管M7，NMOS管M8，NMOS管M9，NMOS管M10，NMOS
管M11，NMOS管M12，其特征在于还包括：PMOS管M13,PMOS管M14,
PMOS管M15,PMOS管M16；
PMOS管M1的栅极连接PMOS管M4的漏极、NMOS管M7的漏极、
NMOS管M8的漏极和NMOS管M11的漏极，PMOS管M1的源极连接电源，
PMOS管M1的漏极连接PMOS管M2的栅极、NMOS管M5的漏极、NMOS
管M8的栅极和NMOS管M12的漏极；PMOS管M2的栅极连接PMOS管
M1的漏极、NMOS管M5的漏极、NMOS管M8的栅极和NMOS管M12的
漏极，PMOS管M2的源极连接电源，PMOS管M2的漏极连接PMOS管M3
的栅极、NMOS管M5的栅极、NMOS管M6的漏极、NMOS管M9的漏极和
输出端Z；PMOS管M3的栅极连接PMOS管M2的漏极、NMOS管M5的栅
极、NMOS管M6的漏极、NMOS管M9的漏极和输出端Z，PMOS管M3的
源极连接电源，PMOS管M3的漏极连接PMOS管M4的栅极、NMOS管M6
的栅极、NMOS管M7的漏极、NMOS管M10的漏极和输出端ZN；PMOS
管M4的栅极连接PMOS管M3的漏极、NMOS管M6的栅极、NMOS管M7
的漏极、NMOS管M10的漏极和输出端ZN，PMOS管M4的源极连接电源，
PMOS管M4的漏极连接PMOS管M1的栅极、NMOS管M7的栅极、NMOS
管M8的漏极和NMOS管M11的漏极；
NMOS管M5的栅极连接PMOS管M2的漏极、PMOS管M3的栅极、
NMOS管M6的漏极、NMOS管M9的漏极和输出端Z，NMOS管M5的源极
接地，NMOS管M5的漏极连接PMOS管M1的漏极、PMOS管M2的栅极、
NMOS管M8的栅极和NMOS管M12的漏极；NMOS管M6的栅极连接PMOS

\t管M3的漏极、PMOS管M4的栅极、NMOS管M7的漏极、NMOS管M10
的漏极和输出端ZN，NMOS管M6的源极接地，NMOS管M6的漏极连接PMOS
管M2的漏极、PMOS管M3的栅极、NMOS管M5的栅极、NMOS管M9的
漏极和输出端Z；NMOS管M7的栅极连接PMOS管M1的栅极、PMOS管
M4的漏极、NMOS管M8的漏极和NMOS管M11的漏极，NMOS管M7的
源极接地，NMOS管M7的漏极连接PMOS管M3的漏极、PMOS管M4的栅
极、NMOS管M6的栅极、NMOS管M10的漏极和输出端ZN；NMOS管M8
的栅极连接PMOS管M1的漏极、PMOS管M2的栅极、NMOS管M5的漏极
和NMOS管M12的漏极，NMOS管M8的源极接地，NMOS管M8的漏极连
接PMOS管M1的栅极、PMOS管M4的漏...

【专利技术属性】
技术研发人员：赵元富，陈雷，张智龙，李学武，张彦龙，孙华波，王文锋，倪劼，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11