半导体存储装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体存储装置及其制造方法，该半导体存储装置能够抑制编程动作时产生的漏电流，从而能够进行可靠性高的编程。本发明专利技术的闪速存储器具有存储器阵列，该存储器阵列形成有多个NAND型的串。多个串的行方向的多个存储单元的栅极共用地连接于字线，多个位线选择晶体管的栅极共用地连接于选择栅极线(SGD)，多个源极线选择晶体管的栅极共用地连接于选择栅极线(SGS)。选择栅极线(SGS)和与其邻接的字线(WL0)的栅极的间隔(S4)大于选择栅极线(SGD)和与其邻接的字线(WL7)的栅极的间隔(S1)。

【技术实现步骤摘要】

本专利技术是关于一种具有与非(NAND，NotAND)型存储单元(memorycell)的闪速存储器(flashmemory)，特别是关于一种存储器阵列(memoryarray)的布局(layout)结构及编程(program)，尤其涉及一种半导体存储装置及其制造方法。
技术介绍
NAND型闪速存储器具有存储单元阵列，该存储单元阵列形成有多个将存储单元串联连接而成的NAND串。典型的NAND串具有：串联连接的多个存储单元；位线选择晶体管，串联连接于多个存储单元的其中一个端部；以及源极线选择晶体管，串联连接于多个存储单元的另一个端部。位线选择晶体管的漏极连接于位线，源极线选择晶体管的源极连接于源极线。位线选择晶体管及源极线选择晶体管通过选择栅极线而在读出、编程、擦除动作时选择性地受到驱动(专利文献1)。专利文献1：日本专利特开2012-190501号公报。
技术实现思路
本专利技术提供一种半导体存储装置及其制造方法，该半导体存储装置能够抑制编程动作时产生的漏电流，从而能够进行可靠性高的编程。图1是表示闪速存储器的NAND串的结构的电路图。如图所示，在1个存储器区块内，沿行方向排列有n个NAND串NU。图1中例示了8个NAND串。1个NAND串NU例如包括串联连接的8个存储单元MCi(i＝0、1、…、7)、连接于存储单元MC7的漏极侧的位线选择晶体管TD、及连接于存储单元MC0的源极侧的源极线选择晶体管TS。位线选择晶体管TD的漏极连接于对应的全域位线GBL，源极线选择晶体管TS的源极连接于共用的源极线SL。图2是表示现有技术的闪速存储器的存储器阵列的概略布局的平面图，图3是图2的A-A线的概略剖面图。形成在P阱内的多个NAND串沿BL1、BL2～BL8的方向排列，多个NAND串经由位线接触BCO而连接于各全域位线(图2中省略)GBL1～GBL8。多个NAND串的行方向的存储单元的各浮动栅极(图2、3中省略)通过兼作控制栅极的字线WL0～WL7而分别共用地连接。各存储单元的浮动栅极及字线WL0～WL7例如由导电性的多晶硅层所构成，各字线WL0～WL7在存储器阵列上彼此平行地延伸。当对各字线进行图案化时，其正下方的浮动栅极也同时被图案化，因此存储单元的栅极长度实质上等于字线的宽度。在行方向的位线选择晶体管TD的各栅极上，共用地连接有选择栅极线SGD，同样，在源极线选择晶体管TS的各栅极上，共用地连接有选择栅极线SGS。选择栅极线SGD、SGS例如由导电性的多晶硅层所构成。选择栅极线SGD是与字线WL7平行地延伸，选择栅极线SGS是与字线WL0平行地延伸。全域位线GBL2如图3所示，经由位线接触BCO而连接于位线选择晶体管的扩散区域，共用源极线SL经由源极线接触SCO而连接于源极线选择晶体管的扩散区域。源极线SL及全域位线GBL由导电性的多晶硅或金属层所构成。选择栅极线SGD与字线WL7的间隔(位线选择晶体管的栅极与存储单元MC7的栅极的间隔)为S1，选择栅极线SGS与字线WL0的间隔(源极线选择晶体管的栅极与存储单元MC0的栅极的间隔)为S2，各字线的间隔(NAND串方向的存储单元的间隔)为S3。为了精度良好地进行微细加工，较为理想的是间隔S1＝S2＝S3，区块内的多个NAND串的布局实质上对称。当进行编程动作时，例如对选择页面施加18V～20V的编程电压，对非选择页面施加8V～9V作为通过电压。对选择栅极线SGS施加0V，对选择栅极线SGD施加例如1.5V作为电路电压Vcc。对包含要编程的选择存储单元的位线(以下称作选择位线)施加0V，对包含禁止编程的非选择存储单元的位线(以下称作非选择位线)施加Vcc或1.5V。由此，选择存储单元的通道电位接地至0V，非选择存储单元的通道电位在位线选择晶体管被切断后响应编程电压及通过电压的施加，通过字线与通道的电容耦合而自动升压(selfboost)至例如7V～8V。如此一来，选择存储单元通过FN穿隧(tunneling)而注入电子，非选择存储单元则不注入电子。随着半导体加工技术的进步，当选择栅极线SGS与字线WL0的间隔S1、S2缩窄至纳米级程度时，因栅极引发漏极泄漏(GateInducedDrainLeakage，GIDL)引起的漏电流的问题将变得无法忽视。假定字线WL0为选择页面的情况。选择存储单元MC0的通道电位为0V，非选择存储单元MC0的通道电位为7V～8V。图4是说明现有技术的闪速存储器的编程动作时向非选择存储单元漏电流的图。对非选择存储单元MC0的字线WL0、即控制栅极14，施加18V～20V的编程电压，但由于非选择存储单元MC0的通道10的电位会自动升压至7V～8V，因此通道10与浮动栅极12间的电位差并非足以使电子得以FN注入的大小。非选择存储单元MC0的通道10及N+扩散区域16会升压至相对较高的电压，因此在通道10及扩散区域16的附近形成有一定的空乏区域。由于对选择栅极线SGS施加0V，因此在选择栅极线SGS正下方的通道20内几乎未形成空乏区域。于是，从通道20绕入的电子被吸引至具有相对较高的电压的扩散区域16，而进入扩散区域16。若间隔S2非常窄，换言之，若扩散区域16的宽度短，则进入扩散区域16中的电子穿隧栅极绝缘膜而注入非选择存储单元MC0的浮动栅极12。其结果，导致原本不编程的非选择存储单元MC0的阈值发生变动。另一方面，在对邻接于位线选择晶体管TD的字线WL7进行编程的情况下，也同样会产生因GIDL引起的问题。由于对选择栅极线SGD施加例如1.5V的电压，因此会在选择栅极线SGD正下方的通道30内形成反转层或者一定的空乏区域。因此，从通道30绕入并向扩散区域32注入的电子的量小于源极线选择晶体管的情况，非选择存储单元MC7的阈值变动不会如非选择存储单元MC0那样大。虽然可在与源极线选择晶体管及位线选择晶体管分别邻接的位置配置虚设字线(虚设单元)作为解决因GIDL引起的问题的方法，但是这样，存储器阵列的布局会变大，甚而导致芯片尺寸(chipsize)变大。本专利技术的目的在于：解决此种现有技术的问题，提供一种半导体存储装置，该半导体存储装置能够抑制在编程动作时产生的漏电流，从而能够进行可靠性高的编程。本专利技术提供一种半导体存储装置，其包括存储器阵列，上述存储器阵列包括：多个与非型的串，其中每一串包含：串联连接的多个存储单元；位线选择晶体管，连接于上述串联连接的多个存本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，包括存储器阵列，上述存储器阵列包括：多个与非型的串，其中每一串包含：串联连接的多个存储单元；位线选择晶体管，连接于上述串联连接的多个存储单元的其中一端部；及源极线选择晶体管，连接于上述串联连接的多个存储单元的另一端部；多个字线，连接有多个串的行方向的多个存储单元的栅极；第一选择栅极线，连接有多个串的行方向的多个源极线选择晶体管的栅极；以及第二选择栅极线，连接有多个串的行方向的多个位线选择晶体管的栅极；其中，上述多个串中的任一串中，第一间隔大于第二间隔，所述第一间隔是源极线选择晶体管的栅极和与其邻接的字线的存储单元的栅极之间的间隔，所述第二间隔是位线选择晶体管的栅极和与其邻接的字线的存储单元的栅极之间的间隔。

【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括存储器阵列，上述存储器阵
列包括：
多个与非型的串，其中每一串包含：串联连接的多个存储单元；位线选
择晶体管，连接于上述串联连接的多个存储单元的其中一端部；及源极线选
择晶体管，连接于上述串联连接的多个存储单元的另一端部；
多个字线，连接有多个串的行方向的多个存储单元的栅极；
第一选择栅极线，连接有多个串的行方向的多个源极线选择晶体管的栅
极；以及
第二选择栅极线，连接有多个串的行方向的多个位线选择晶体管的栅极；
其中，上述多个串中的任一串中，第一间隔大于第二间隔，所述第一间
隔是源极线选择晶体管的栅极和与其邻接的字线的存储单元的栅极之间的间
隔，所述第二间隔是位线选择晶体管的栅极和与其邻接的字线的存储单元的
栅极之间的间隔。
2.根据权利要求1所述的半导体存储装置，其特征在于，
上述第一间隔大于同一串的存储单元的任两相邻栅极间的第三间隔。
3.根据权利要求2所述的半导体存储装置，其特征在于，
上述第一间隔为上述第二间隔的两倍，且上述第二间隔与上述第三间隔
相等。
4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于，
在编程动作时，对上述第一选择栅极线施加使多个源极线选择晶体管为非导
通的电压。
5.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于，
在编程动作时，判定邻接于上述第二选择栅极线的字线是否为所选择的
页面，在判定为是所选择的页面时，对上述第二选择栅极线施加第一电压以
使多个位线选择晶体管导通，在判定为并非所选择的页面时，对上述第二选
择栅极线施加第二电压以使上述多个位线选择晶体管导通，且上述第一电压
大于上述第二电压。
6.一种半导体存储装置的制造方法，其特征在于，所述半导体存储装置
包括具有多个与非型的串的存储器阵列，所述半导体存储装置的制造方法包

\t括：
在构成存储单元...

【专利技术属性】
技术研发人员：矢野胜，王炳尧，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71